[发明专利]动态L2P高速缓存

说明书

在一些实例中揭示响应于所观察的操作状况动态地调整存储器装置中的L2P高速缓存的大小的方法、系统及机器可读媒体。所述L2P高速缓存可从例如读取或写入缓冲器的施体存储器位置借用存储器空间。例如，如果所述系统注意到大量读取请求，那么所述系统可以所述写入缓冲器(其可被减小)为代价来增加所述L2P高速缓存的所述大小。同样地，如果所述系统注意到大量写入请求，那么所述系统可以所述读取缓冲器(其可被减小)为代价来增加所述L2P高速缓存的所述大小。

优先权申请案

本申请案主张2017年10月30日申请的序列号为15/797,812号美国申请案的优先权权益，所述美国申请案以其全文引用方式并入本文中。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在数个不同类型的存储器，包含易失性存储器及非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器可在未供电时留存存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻性随机存取存储器(RRAM)、磁阻性随机存取存储器(MRAM)或3D XPoint^TM存储器等。

快闪存储器作为非易失性存储器用于广泛范围的电子应用。快闪存储器装置通常包含允许高存储器密度、高可靠性及低电力消耗的单晶体管、浮动栅极或电荷俘获存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含以每一者的基本存储器单元配置布置成的逻辑形式命名的NAND及NOR架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极串联、源极到漏极耦合在一起，耦合于源极线与位线之间。

NOR及NAND架构半导体存储器阵列两者凭借通过选择耦合到特定存储器单元的栅极的字线而激活特定存储器单元的解码器来存取。在NOR架构半导体存储器阵列中，一旦经激活，所选择的存储器单元便可将其数据值放置于位线上，从而取决于编程特定单元的状态而引起不同电流流动。在NAND架构半导体存储器阵列中，高偏压电压经施加于漏极侧选择栅极(SGD)线。耦合到每一群组的未经选择的存储器单元的栅极的字线以指定通过电压(例如，Vpass)驱动以将每一群组的所述未经选择的存储器单元作为传递晶体管操作(例如，以不受其存储的数据值限制的方式传递电流)。电流接着通过仅由每一群组的所选择的存储器单元限制的每一串联耦合群组而从源极线流动到位线，以将所选择的存储器单元的经电流编码数据值放置于位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可经个别或共同地编程到一个或数个编程状态。例如，单电平单元(SLC)可表示两个编程状态(例如，1或0)中的一者(表示一个数据位)。

然而，快闪存储器单元也可表示两个以上编程状态中的一者，从而允许在不增加存储器单元的数目的情况下制造较高密度存储器，因为每一单元可表示一个以上二进制数(例如，一个以上位)。此类单元可被称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个数据位。MLC在本文中以其更广泛上下文使用以可指代每单元可存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。