[发明专利]基于主机IO操作的读取电压校准

说明书

本发明揭示用于基于主机输入输出操作的基于快闪的存储系统的读取电压校准的装置及技术。在实例中，一种存储器装置包含：“与非”存储器阵列，其具有存储器单元的多个块的群组；及存储器控制器，其用于优化所述存储器阵列的读取电压校准。在实例中，优化技术包含：监测针对相应块发生的读取操作；基于所述读取操作来识别用于触发读取电平校准的条件；及对所述相应块或包含所述相应块的存储器组件执行所述读取电平校准。在另一实例中，基于用于读取所述相应块的阈值电压来执行所述校准，可在由所述读取电平校准执行的取样操作内评估用于读取所述相应块的所述阈值电压时考量用于读取所述相应块的所述阈值电压。

优先权申请案

本申请案主张2017年8月29日申请的序列号为15/689,747的美国申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。

背景技术

存储器装置通常作为内部半导体集成电路提供于计算机或其它电子装置中。存在许多不同类型的存储器，其包含易失性及非易失性存储器。

易失性存储器需要电力来保存其数据，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)。

非易失性存储器可在未被供电时保存存储数据，且尤其包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)或3D XPoint^TM存储器。

快闪存储器用作为各种电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低电力消耗的单晶体管、浮动栅极或电荷捕捉存储器单元的一或多个群组。

两种常见类型的快闪存储器阵列架构包含以其中布置各架构的基本存储器单元配置的逻辑形式命名的“与非”及“或非”架构。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如字线)。在“或非”架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如位线)。在“与非”架构中，阵列的串中的每一存储器单元的漏极一起源极到漏极地串联耦合于源极线与位线之间。

“或非”及“与非”两种架构的半导体存储器阵列通过解码器存取，解码器通过选择耦合到存储器单元栅极的字线来激活特定存储器单元。在“或非”架构半导体存储器阵列中，选定存储器单元一旦被激活，那么将其数据值放置于位线上以引起不同电流根据编程特定单元的状态来流动。在“与非”架构半导体存储器阵列中，将高偏压电压施加于漏极侧选择栅极(SGD)线。耦合到每一群组的未选定存储器单元的栅极的字线由指定导通电压(例如Vpass)驱动以将每一群组的未选定存储器单元操作为导通电晶体(例如用于以不受其存储数据值限制的方式传递电流)。接着，电流从源极线通过每一串联耦合群组而流动到位线(仅受每一群组的选定存储器单元限制)以将选定存储器单元的当前编码数据值放置于位线上。

“或非”或“与非”架构半导体存储器阵列中的每一快闪存储器单元可被个别或共同编程为一或若干编程状态。例如，单电平单元(SLC)可表示两个编程状态(例如1或0)中的一者以表示一位数据。

然而，快闪存储器单元还可表示两个以上编程状态中的一者以允许在不增加存储器单元的数目的情况下制造较高密度存储器，因为每一单元可表示一个以上二进制数字(例如一个以上位)。此类单元可称作多状态存储器单元、多数字单元或多电平单元(MLC)。在特定实例中，MLC可指代可每单元存储两个位的数据(例如四个编程状态中的一者)的存储器单元，三电平单元(TLC)可指代可每单元存储三个位的数据(例如八个编程状态中的一者)的存储器单元，且四电平单元(QLC)可每单元存储四个位的数据。本文中的MLC用于其更广背景中以可指代可每单元存储一个以上位的数据(即，可表示两个以上编程状态)的任何存储器单元。