[发明专利]用于将零写入到存储器阵列的系统和方法

说明书

一种存储器装置(14)可包含存储器阵列(22)，其包含多个存储器单元。所述存储器装置(14)还可包含多个感测放大器(70)，其在操作中，可各自连接到一或多个存储器单元。所述感测放大器(70)可设计成辅助将逻辑零写入到所述多个存储器单元。

背景技术

本文中所描述的实施例大体上涉及存储器装置的领域。更具体地，当前实施例包含用于利用地址计数器来将零写入到存储器阵列的一或多个系统、装置和方法。

相关技术的说明

此章节意图向读者介绍可能涉及本发明的各种方面的技术的各种方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。

存储器装置中的各种操作模式可能需要访问存储器装置上的大部分或全部存储器阵列。举例来说，在例如测试的某些例子中，可将存储器装置设置成一种模式，使得可个别地访问存储器阵列的每一存储器单元。在某些操作模式下对每一存储器单元的访问可为迭代过程，使得依序访问存储器阵列中的存储器单元中的每一者。为了促进此种功能性，可能需要提供用于允许以循序方式访问每一存储器单元的快速且高效的方法及结构。此外，应提供此种循序访问，而不必使用额外的硬件组件，这可能会增加存储器装置的成本且增加存储器装置的大小。因此，本文中所描述的实施例可针对于上文所陈述的一或多个问题。

附图说明

图1是说明根据本公开的实施例的计算机系统的框图；

图2是说明根据本公开的实施例的存储器装置的框图；

图3是根据本公开的实施例的图2的存储器装置的一部分的示意图；

图4是根据本公开的实施例的图2的存储器装置的一部分的框图；

图5是说明根据本公开的实施例的快速零操作模式的流程图；

图6是说明根据本公开的实施例的快速零操作模式的时序图；

图7是说明根据本公开的另一实施例的快速零操作模式的流程图；以及

图8是说明根据本公开的另一实施例的快速零操作模式的时序图。

具体实施方式

下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。

如下文详细描述，可能希望在存储器阵列中读取/写入特定的一组或一模式的逻辑(例如1和0)。在这样做时，存储器装置可使用促进依序访问存储器阵列中的所有存储器单元或大存储器单元块的操作模式。举例来说，在第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)中，某些操作模式(例如快速零模式；错误、检查和擦除(ECS)模式等)规定依序访问存储器阵列的每一单元。如将了解，依序访问的特征可在于任何合理序列(例如[0、1、2、3…]，[1、3、5、7…]等)。

在一个实施例中，在使用或不使用输入/输出接口来进行每次写入的情况下，可利用快速零模式来将逻辑零快速写入到所有或部分的存储器阵列。为了依序访问每一存储器单元，可由存储器装置接收一或多个命令。存储器装置中的控制器可用于产生内部存储器地址，使得可个别地访问每一单元。一或多个计数器可用于通过内部地址排序，以访问阵列中的每一存储器单元。