[发明专利]低等待时间自适应计时

说明书

提供了一种用于低等待时间自适应计时的装置，该装置包括：第一功率供给轨，用于提供第一功率；第二功率供给轨，用于提供第二功率；第三功率供给轨，用于提供第三功率；分压器，耦合至第一功率供给轨、第二功率供给轨以及第三功率供给轨；偏置生成器，耦合至分压器和第三功率供给轨；振荡器，耦合至偏置生成器和第一供给轨；以及时钟分布网络，用于将振荡器的输出提供至一个或多个逻辑，其中，该时钟分布网络耦合至第二功率供给轨。

优先权要求

本申请要求3017年9月22日提交的题为“低等待时间模拟自适应计时”的美国临时申请序列第62/562,335号的优先权，该申请通过引用以其整体被并入。

背景技术

时钟信号可由锁相环(PLL)生成。时钟信号可在整个处理器分布，以促进处理器的操作。例如，位于处理器管芯中的不同点处的状态元件(例如，触发器、锁存器等)可通过根据时钟信号进行操作而同步地运转。当大的、突然的电流需求发生时，提供给状态元件的管芯上电压供给可能“下垂”(例如，几纳秒)，同时PLL继续以固定的频率生成时钟信号。注意，其他电压下垂事件可能持续甚至更久。为了确保处理器在这些下垂事件期间运转，即使在正常操作期间(例如，当不存在电压下垂时)也要为状态元件提供高电压余裕。也就是说，处理器被设计成用于以最高指定频率并且同时以最低电势电压操作。

由于功率对电压具有二次依赖关系，因此在正常操作期间可能浪费大量的功率来确保不频发的电压下垂期间的功能。而且，随着处理器速度和集成度提高，所需要的功率量可能成为限制因素。例如，设计和冷却处理器的消耗大量功率的成本可能变得不切实际。

现有的模拟PLL实现了自适应频率缩放(AFS)来补偿功率供给电压下垂和过冲。通过美国专利第6,922,111号来描述一种此类AFS技术。AFS技术的当前模拟实现方式通过数字功率供给的电阻性耦合来直接调制VCO供给。当前模拟实现方式未完全采用较低电压和较低频率下的AFS技术的全部益处。

附图说明

从下文给出的具体实施方式并从本公开的各实施例的附图，将更全面地理解本公开的实施例，然而这些实施例不应当被理解为将本公开限于特定实施例，而是仅用于解释和理解。

图1图示出根据本公开的一些实施例的具有被应用于偏置生成器的自适应频率缩放(AFS)的模拟锁相环(PLL)。

图2图示出根据一些实施例的装置，示出偏置生成器并示出振荡器的延迟状态，其中，偏置生成器对由AFS提供的功率供给进行操作。

图3A-图3B图示出分别示出根据一些实施例的对于偏置生成器使用AFS的时序余裕(timing margin)改善的绘图。

图4图示出根据本公开的一些实施例的具有被应用于数控振荡器(DCO)和/或环路滤波器的AFS的数字PLL(DPLL)。

图5图示出根据本公开的一些实施例的具有用于偏置生成器和/或用于数字环路滤波器(DLF)和DCO的AFS的智能设备或计算机系统或SoC(芯片上系统)。

具体实施方式

相对于针对所支持的供给电平的范围对响应时间进行权衡的其他技术，各实施例使得能够以几乎瞬时的响应时间将自适应频率缩放(AFS)降低至更低的配电供给电压。由于导致时钟和数据减缓不同数量的供给下垂，大量的性能被搁置。AFS(自适应频率系统)通过响应于在由时钟分布和数据路径使用的有噪声的供给轨VccDist上感测到的任何下垂而减缓PLL来解决该问题。

模拟PLL中的一种AFS实现方式使用有噪声的配电供给VccDist与经调节的PLL供给VccPLL之间的电位计将VccDist上的噪声中的一些注入到压控振荡器的(VCO的)供给上，以影响频率改变。这提供了非常快速的响应时间，但是由于VCO的净空要求，可以在其上采用AFS的VccDist的范围被限制于阈值电压(例如，大约0.85V)。