[发明专利]令牌管理方法、装置、芯片及可移动平台

说明书

一种令牌管理方法，通过在将指令分割为多个指令片段后，依次分配多个令牌后，并依次存储令牌还生成令牌的存储信息，每个令牌的存储信息用于指示：该令牌是否为所述指令的最后一个令牌、该令牌是否为所述指令所属指令标识对应的最后一个令牌以及所述指令中该令牌的下一个令牌的存储地址。通过该存储信息，可以根据令牌的分配顺序获取到该指令下的所有令牌，从而保证同一指令下的数据不会出错。无需按照令牌的分配顺序以FIFO的形式存储令牌，节省了存储资源，避免资源浪费。

技术领域

本发明实施例涉及芯片技术领域，尤其涉及一种令牌管理方法、装置、芯片及可移动平台。

背景技术

系统级芯片(System on Chip，SoC)是指以嵌入式系统为核心，集软、硬件于一体，并追求产品系统最大包容的集成芯片，可以应用于手机，图像处理，电视游戏等领域。针对需要大容量内存的软件应用场景，SoC通常会集成一个双倍数据速率(Double Data Rate，DDR)控制器来连接DDR器件，以提供系统内存空间。一般提高DDR控制器的访问效率，就可提高整个SoC的处理性能。为了提高DDR控制器的访问效率，会为DDR控制器配置多个访问端口，这些访问端口遵循一定的总线标准，如先进微控制器总线体系结构(AdvancedMicrocontroller Bus Architecture，AMBA)的高级可扩展接口(Advanced eXtensibleInterface，AXI)，高级高性能总线(the Advanced High-performance Bus，AHB)总线接口标准。DDR控制器作为访问SLAVE，外部存在多个访问MASTER，这些访问MASTER可以来源于例如应用处理器，数字信号处理器，图形处理单元，多媒体等。

其中，若DDR控制器与访问端口之间的总线标准为AMBA的AXI，则同一个访问MASTER发出的具有相同ID的指令与读数据的顺序保持一致，即先发出的读指令对应的读数据先返回。但是，DDR器件不是AXI总线标准接口，所以需要DDR控制器将AXI总线传输的读指令和时序转换为DDR器件的读指令和时序。具体如下：DDR控制器通过AXI总线接收到读指令后，将每条读指令分割为多个指令片段，并为每个指令片段分配令牌，以记录读指令的顺序。DDR控制器再根据当前DDR器件的状态，将这些指令片段重新调整顺序，将重新调整后的指令片段发送给DDR器件，DDR器件根据接收到的指令片段的顺序依次返回读数据，并为各个读数据添加对应的指令片段的令牌，其中，令牌一般存储在先入先出(First InputFirst Output，FIFO)存储器中，先产生的令牌所对应的读数据先读出，后产生的令牌所对应的读数据后读出，所以对同一读指令的读数据按照顺序组合，从而获得排序后的读数据，其中，排序后的读数据与对应的读指令的顺序一致，然后将排序后的读数据依次发送给访问MASTER。

现有技术中，一般是根据访问MASTER可能的ID的最大个数N以及DDR器件指令CAM深度(一般用2^M来表示)来确定FIFO存储器的个数和深度，其中，FIFO存储器的个数等于MASTER可能的ID的最大个数。为了覆盖读指令都来自同一ID的极限情况，所以每个FIFO存储器的深度等于上述DDR器件指令CAM深度，即FIFO存储器的宽度为M。由此可知，FIFO存储器的存储总和是CAM深度的N倍，从而造成FIFO的存储资源远远大于实际所需的令牌存储资源，造成资源浪费。

发明内容

本发明实施例提供一种令牌管理方法、装置、芯片及可移动平台，用于节省存储令牌所需的资源，节省资源开销。

第一方面，本发明实施例提供一种令牌管理方法，包括：

将接收的指令分割为K个指令片段，并为每个指令片段依次分配令牌；

按照分配顺序存储K个令牌，并生成每个令牌的存储信息；

对所述K个指令片段重新排序，并发送重新排序后的K个指令片段；