[发明专利]数据处理装置中的加宽算数

说明书

提供了数据处理装置、操作数据处理装置的方法、非暂态计算机可读存储介质和指令。该指令指定第一源寄存器和第二源寄存器。响应于该指令，生成控制信号，从而使处理电路执行点积运算。为了该运算，从第一源寄存器和第二源寄存器中的每一个中提取至少第一数据元素和第二数据元素，使得然后将至少第一数据元素对和第二数据元素对相乘在一起。在第一源寄存器和第二源寄存器中的每一个上的多个寄存器内通道中的每一个中独立地执行点积操作。从而提供了每指令具有大密度运算的加宽运算。

技术领域

本公开涉及数据处理。具体而言，它涉及执行算术运算的数据处理装置。

背景技术

可能需要数据处理装置来执行算术运算。这些算术运算可以例如包括可以在各种上下文中找到适用性的乘法运算。在提供这样的数据处理装置时必须适应的一个因素是固有“加宽”，其在某些数字格式(例如定点数，诸如整数)相乘时发生，如果将不诉诸诸如截断或饱和(其限制计算的准确性)之类其他方法的话。因此，尽管乘法运算的输入操作数可以相对紧凑，但结果可能是“更宽的”，因为它需要比每个输入操作数存储更多的比特。举一个当代的示例，在8位整数被视为非常紧凑(从而节省存储和存储器带宽成本)的情况下，一旦相乘，这些整数产生16位结果，并且如果累加多于一个这样的结果，那么需要甚至更宽的累加寄存器以避免溢出。在该示例中，在当代装置中的下一个容易获得的寄存器大小是32位宽的情况下，将会认识到，需要适应该算术运算的相当大的“加宽”。此外，然而，尽管这样的加宽操作是可能的，但是它们的实现中的另一个因素是吞吐量倾向于是累加器宽度的函数。例如，在使用具有128位宽度的寄存器的实现中，所以每个寄存器于是可以容纳16个8位值，加宽乘法累加操作仅可以针对由一个寄存器提供的四个32位累加器(因为在寄存器宽度中仅可以容纳四个32位累加器)并且这成为对性能的限制因素(例如，每个周期八次运算–4次乘法和4次累加)。

发明内容

本文描述的至少一个示例提供了一种数据处理装置，其包括：寄存器存储电路，其具有用于存储数据元素的多个寄存器；解码器电路，其响应于数据处理指令而生成控制信号，该数据处理指令在所述多个寄存器中指定：第一源寄存器和第二源寄存器；以及处理电路，其响应于控制信号而执行点积运算，该点积运算包括：从第一源寄存器和第二源寄存器中的每一个中提取至少第一数据元素和第二数据元素；执行将至少第一数据元素对和第二数据元素对相乘在一起的乘法运算；和对乘法运算的结果求和，其中第一源寄存器和第二源寄存器中的每一个包括多个寄存器内通道，并且处理电路响应于控制信号而在每个寄存器内通道中独立地执行点积运算。

本文描述的至少一个示例提供了一种操作数据处理装置的方法，其包括：响应于数据处理指令而生成控制信号，该数据处理指令在多个寄存器中指定：第一源寄存器和第二源寄存器；并且响应于控制信号而执行点积运算，该点积运算包括：从第一源寄存器和第二源寄存器中的每一个中提取至少第一数据元素和第二数据元素；执行将至少第一数据元素对和第二数据元素对相乘在一起的乘法运算；和对乘法运算的结果求和，其中第一源寄存器和第二源寄存器中的每一个包括多个寄存器内通道，并且在每个寄存器内通道中独立地执行点积运算。

本文描述的至少一个示例提供了一种计算机可读存储介质，其以非暂时方式存储包括至少一个数据处理指令的程序，数据处理指令在由数据处理装置执行时导致：响应于数据处理指令而生成控制信号，数据处理指令指定数据处理装置的寄存器存储电路中的第一源寄存器和第二源寄存器；并且响应于控制信号而执行点积运算，该点积运算包括：从第一源寄存器和第二源寄存器中的每一个中提取至少第一数据元素和第二数据元素；执行将至少第一数据元素对和第二数据元素对相乘在一起的乘法运算；和对乘法运算的结果求和，其中第一源寄存器和第二源寄存器中的每一个包括多个寄存器内通道，并且在每个寄存器内通道中独立地执行点积运算。