[实用新型]一种电压缓冲器电路

说明书

本实用新型涉及集成电路技术领域，具体涉及一种电压缓冲器电路，所述电压缓冲器电路包括运放主环路和自适应偏置，所述运放主环路的同相输入端VP与输入电压VIN连接，其反相输入端VN与输出端VOUT连接；所述自适应偏置的输入VP_bias与所述运放主环路的同相输入端VP连接，其输入VN_bias与所述运放主环路的反相输入端VN连接；所述运放主环路的电流端口IP_amp与所述自适应偏置的电流端口IN_bias连接，其电流端口IN_amp与所述自适应偏置的电流端口IP_bias连接，本实用新型采用自适应偏置与运放结合，提高了响应速度与驱动能力，同时具有高输入输出动态范围，适应宽电源电压工作，低功耗。

技术领域

本实用新型涉及集成电路技术领域，具体涉及一种电压缓冲器电路。

背景技术

电压缓冲器(voltage buffer)经常用来提供一些电路工作所需的电压，用以增强目标信号的驱动能力，同时也可以避免电压缓冲器负载对前一级电路输出电压的干扰影响。因此电压缓冲器有着极其广泛地应用。例如，在电容式触摸控制芯片中，需要使用电压缓冲器来驱动大负载电容并要求快速稳定；又如，液晶显示器中的源极驱动器需要使用电压缓冲器来提供稳定的共模电压。

现有技术中，电压缓冲器(参见图1)与所有模拟集成电路一样，受到模拟电路设计的八边形法则限制，需要在各性能之间权衡。近些年来，在消费电子产品领域，芯片工作电压越来越低，功耗越来越小。对于电压缓冲器，设计人员在其低功耗、低电压、高速率、小芯片面积等方面进行了研究优化，常存在某一性能提高，而其它性能出现下降的情况。

实用新型内容

针对现有技术的不足，本实用新型公开了一种电压缓冲器电路，其在不增加芯片功耗及芯片面积的前提下，增强了容性负载驱动能力，并且该电压缓冲器可以工作在宽电源电压下，有高的输入输出动态范围。

本实用新型通过以下技术方案予以实现：

一种电压缓冲器电路，所述电压缓冲器电路包括运放主环路和自适应偏置，所述运放主环路的同相输入端VP与输入电压VIN连接，其反相输入端VN与输出端VOUT连接；所述自适应偏置的输入VP_bias与所述运放主环路的同相输入端VP连接，其输入VN_bias与所述运放主环路的反相输入端VN连接；所述运放主环路的电流端口IP_amp与所述自适应偏置的电流端口IN_bias连接，其电流端口IN_amp与所述自适应偏置的电流端口IP_bias连接。

优选的，所述运放主环路包含输入差分对、电流镜和推挽式输出级。

优选的，所述运放主环路的输入差分对中一个输入MOS管的栅极与运放主环路的同相输入端VP连接，源极与运放主环路的电流端口IP_amp连接；所述输入差分对另一输入MOS管的栅极与运放主环路的反相输入端VN连接，源极与运放主环路的电流端口IN_amp连接。

优选的，所述自适应偏置的电流源偏置VB1分别与PMOS管M1和PMOS管M1’的栅极连接，所述自适应偏置的Cascode电流源偏置VB2分别与PMOS管M5和PMOS管M5’的栅极相连。

优选的，所述自适应偏置中：

所述PMOS管M1的源极接电源VDD，其漏极与NMOS管M2的漏极连接；

所述NMOS管M2的栅极作为所述自适应偏置的输入VP_bias与运放主环路的同相输入端VP连接，其源极与NMOS管M3的漏极连接；

所述NMOS管M3的源极接地，其栅极与NMOS管M4的栅极和漏极连接，所述NMOS管M4的源极接地；

所述PMOS管M5的漏极与NMOS管M4的栅极和漏极以及NMOS管M3的栅极连接，其源极与PMOS管M1和NMOS管M2的漏极连接。

优选的，所述NMOS管M2的源极与所述NMOS管M3的漏极引出所述自适应偏置的电流端口IP_bias。