[实用新型]一种电压缓冲器电路

权利要求书

1.一种电压缓冲器电路，其特征在于：所述电压缓冲器电路包括运放主环路和自适应偏置，所述运放主环路的同相输入端VP与输入电压VIN连接，其反相输入端VN与输出端VOUT连接；所述自适应偏置的输入VP_bias与所述运放主环路的同相输入端VP连接，其输入VN_bias与所述运放主环路的反相输入端VN连接；所述运放主环路的电流端口IP_amp与所述自适应偏置的电流端口IN_bias连接，其电流端口IN_amp与所述自适应偏置的电流端口IP_bias连接。

2.根据权利要求1所述的电压缓冲器电路，其特征在于：所述运放主环路包含输入差分对、电流镜和推挽式输出级。

3.根据权利要求2所述电压缓冲器电路，其特征在于：所述运放主环路的输入差分对中一个输入MOS管的栅极与运放主环路的同相输入端VP连接，源极与运放主环路的电流端口IP_amp连接；所述输入差分对另一输入MOS管的栅极与运放主环路的反相输入端VN连接，源极与运放主环路的电流端口IN_amp连接。

4.根据权利要求1所述电压缓冲器电路，其特征在于：所述自适应偏置的电流源偏置VB1分别与PMOS管M1和PMOS管M1’的栅极连接，所述自适应偏置的Cascode电流源偏置VB2分别与PMOS管M5和PMOS管M5’的栅极相连。

5.根据权利要求4所述电压缓冲器电路，其特征在于：所述自适应偏置中：

所述PMOS管M1的源极接电源VDD，其漏极与NMOS管M2的漏极连接；

所述NMOS管M2的栅极作为所述自适应偏置的输入VP_bias与运放主环路的同相输入端VP连接，其源极与NMOS管M3的漏极连接；

所述NMOS管M3的源极接地，其栅极与NMOS管M4的栅极和漏极连接，所述NMOS管M4的源极接地；

所述PMOS管M5的漏极与NMOS管M4的栅极和漏极以及NMOS管M3 的栅极连接，其源极与PMOS管M1和NMOS管M2的漏极连接。

6.根据权利要求5所述电压缓冲器电路，其特征在于：所述NMOS管M2的源极与所述NMOS管M3的漏极引出所述自适应偏置的电流端口IP_bias。

7.根据权利要求4所述电压缓冲器电路，其特征在于：所述自适应偏置中：

所述PMOS管M1’的源极接电源VDD，其漏极与NMOS管M2’的漏极连接；

所述NMOS管M2’的栅极作为所述自适应偏置的输入VN_bias与运放主环路的反相输入端VN连接，其源极与NMOS管M3’的漏极连接；

所述NMOS管M3’的源极接地，其栅极与NMOS管M4’的栅极和漏极连接，所述NMOS管M4’的源极接地；

所述PMOS管M5’漏极与所述NMOS管M4’的栅极和漏极以及NMOS管M3’的栅极连接，其源极与所述PMOS管M1’和NMOS管M2’的漏极连接。

8.根据权利要求7所述电压缓冲器电路，其特征在于：所述NMOS管M2’的源极与所述NMOS管M3’的漏极引出所述自适应偏置的电流端口IN_bias。