[实用新型]一种DRAM控制器的抗干扰电路及芯片

说明书

本实用新型涉及一种DRAM控制器的抗干扰电路及芯片。所述抗干扰电路和芯片，除了可以滤除DQS信号的毛刺外，还可以将所述时间窗口段内所对应的DQS信号的脉冲数量与突发数量进行比较，如果两者的数量相同，则表明该DQS信号为有效信号，所述DQS处理模块发出控制信号至读数据采集模块，使其进行读数据采集操作。如果两者的数量不相同，则表明该DQS信号异常，为无效信号，所述DQS处理模块发出控制信号至命令发射模块，使其重新发出读命令至DRAM，DRAM接收到该命令后重新返回数据。

技术领域

本实用新型涉及数字电路领域，具体涉及一种DRAM控制器的抗干扰电路及芯片。

背景技术

现有的处理器或者SOC（System on Chip，简称片上系统），或多或少都会受限于访存的性能，存储墙问题表现越来越明显。在一个SOC系统中，DRAM（Dynamic Random AccessMemory），即动态随机存取存储器，是最快速的外部存储器，最快的DRAM速度可达1GHz以上。在如此快的速度下，噪声和干扰对于DRAM的影响非常大，很容易导致DRAM读写出错。而DQS（数据选取脉冲）在DRAM与内存控制器之间的通信中，主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。如果DQS自身就存在很多毛刺等干扰，则更容易导致DRAM读写出错。

实用新型内容

为解决上述问题，本实用新型提供了一种DRAM控制器的抗干扰电路及芯片，可以减小DQS信号的毛刺干扰，提高DQS信号的准确性。本实用新型的具体技术方案如下：

一种DRAM控制器的抗干扰电路，包括：用于生成DQS时间窗口信号的DQS时间窗口模块，其输入端与DRAM连接，并用于输入DRAM发出的DQS信号，输出端则用于输出DQS时间窗口信号；DQS处理模块，其一个输入端与DRAM连接，并用于输入DQS信号，另一个输入端与所述DQS时间窗口模块连接，并用于输入所述DQS时间窗口模块生成的DQS时间窗口信号；其中，所述DQS处理模块用于将所述DQS信号与所述DQS时间窗口信号进行时序对比及分析，并根据分析结果输出控制信号至命令发射模块和读数据采集模块，以控制所述命令发射模块向DRAM重发读命令或者控制所述读数据采集模块进行数据采集并传输至CPU。

进一步地，所述DQS时间窗口模块包括：用于检测DQS边沿信号的DQS边沿检测子模块，其输入端用于接收DQS信号，输出端用于输出检测结果；计数器，其输入端与所述DQS边沿检测子模块的输出端连接，用于对检测结果进行计数，并将计数值输入计数值处理子模块；计数值处理子模块，其输入端连接所述计数器的输出端，输出端则连接至数据选择器的选择信号输入端，用于对所述计数器输入的计数值进行处理，并输出选择信号至所述数据选择器；所述数据选择器，其选择信号输入端与所述计数值处理子模块连接，数据输入端与移位寄存器连接，输出端则作为DQS时间窗口模块的输出端，用于根据所述计数值处理子模块输出的所述选择信号，对应选择所述移位寄存器输出的寄存信号作为DQS时间窗口信号进行输出；所述移位寄存器，其输入端与读状态产生器连接，用于将所述读状态产生器生成的读状态信号进行移位和寄存，并输出至所述数据选择器的数据输入端；所述读状态产生器，用于生成读状态信号，并输出至所述移位寄存器。

进一步地，所述DQS边沿检测子模块为一个DQS边沿检测寄存器，其包括用于接收DQS信号的时钟端，用于接收窗口调整信号的复位端，用于接收高电平的数据端，用于输出检测结果的输出端。

进一步地，所述计数值处理子模块为一个中值处理电路，包括多个计数值寄存器和多个比较器，通过比较器对多个所述计数值寄存器中的计数值进行两两比较，输出中间值。