[发明专利]流水BP极化译码器硬件架构的建立方法及译码器硬件架构

说明书

本发明提供一种流水BP极化译码器的建立方法，包括：步骤1，设定BP译码的最大迭代次数；步骤2，利用BP译码算法对极化编码信息进行译码；步骤3，在每一次迭代过程中，对节点信息值进行更新；步骤4，建立流水BP极化译码器的硬件架构。本发明每一次迭代过程均按照上述信息更新方式进行。与现有流水BP极化译码器相比，不同码长下，当迭代一次时，译码延迟可降低33.45％～34.52％，BCB利用率提高50.13％～51.32％；当码长N＝1024bit，最大迭代次数为40次时，存器资源消耗可减少25.6％～38.76％，频率提高19.4％～31.43％，从而有效降低译码延迟和硬件资源消耗，提高硬件利用率。

技术领域

本发明涉及一种极化码译码处理方法，尤其涉及一种具有新型更新方案的流水BP极化译码器硬件架构的建立方法及译码器硬件架构。

背景技术

极化码(Polar Code)，是由E.Arikan在2008年的国际信息论ISIT会议上首次提出的一种编码技术，在二进制离散无记忆(B-DMC)信道下，理论上被证明可以达到香农极限，并且编解码具有较低的算法复杂度，成为信道编码史上一个重大突破，是编码领域备受瞩目的研究热点。极化码是在信道极化的基础上构造的。信道极化包含信道结合和信道分裂两个过程。信道极化现象使得当编码长N趋于无穷大时，会出现信道容量一部分趋于“1”，另一部分趋于“0”。有用信息在趋于“1”的信道上发送，而确定信息在趋于“0”的信道上发送。

在极化码的实际译码中，主要有连续消除算法(Successive Cancellation，SC)和置信度传播算法(Belief Propagation，BP)两种译码算法。SC算法的译码复杂度低，纠错性能出色，但译码延迟很高，限制了系统的吞吐量。较高的译码延迟阻碍了极化码的广泛应用，特别是高速应用。与SC译码不同，BP译码是一种迭代算法，具有高度并行性，提供了一个更高的吞吐量和较低的译码延迟。

然而，现有的文献很少解决BP译码器的规律性，其中大多数都是低利用率和灵活性。如现有技术1，J.Yang,C.Zhang,H.Zhou and X.You,Pipelined belief propagationpolar decoders,2016IEEE International Symposium on Circuits and Systems(ISCAS),Montreal,QC,2016,pp.413-416。同时，以现有技术1为基础申请的专利《一种流水线极化编码器》(申请号：201510318729.8)提出了一种流水线极化编码器，包括log2N组延时编码模块依次连接，其中，所述延时编码模块均包括相互连接的一个异或-通过门和多个延时单元，其中所述N为极化码编码器的位数。本发明根据折叠技术的原理采用由延时单元、异或-通过门等器件组的延时编码模块的依次连接，实现了极化码的编码工作。有效的降低了硬件的复杂度，提高了编码的速度和处理的频率，对于实际应用的具有巨大潜力。

由于各功能单元的利用率，以及较高的硬件复杂度，极化BP译码器硬件性能仍缺乏竞争力，需要进一步提高了极化BP译码器的硬件性能，降低极化BP译码器的硬件复杂度。

发明内容

针对现有技术中的缺陷，本发明目的在于提供一种能够大大降低译码的硬件复杂度，提高硬件性能，同时降低译码延迟和存储资源消耗的流水BP极化译码器硬件架构的建立方法及译码器硬件架构。

为解决上述技术问题，本发明提供一种流水BP极化译码器硬件架构的建立方法，包括如下步骤：

步骤1，设定BP译码的最大迭代次数；

步骤2，利用BP译码算法对极化编码信息进行译码；

步骤3，在每一次迭代过程中，根据提出的新旧值方法对节点信息进行更新调度；

步骤4，建立一种基于新旧值方法的流水BP极化译码器的硬件架构。