[发明专利]连接器结构，时延差的计算方法及装置

说明书

本发明提供了一种连接器结构，时延差的计算方法及装置。具体而言，连接器结构包括：第一印刷电路板PCB，包括第一板块以及第二板块，与测试装置连接；第二印刷电路板PCB，包括第三板块以及第四板块，与所述测试装置连接；其中，所述第一板块通过连接器与所述第三板块连接。通过本发明的连接器结构进行skew计算时，不仅可以消除PCB走线skew参数对计算连接器skew的影响，同时还能够达到提高高速连接器的skew性能，保证测试的连接器的skew有很高的精度。

技术领域

本发明涉及通信领域，具体而言，涉及一种连接器结构，时延差的计算方法及装置。

背景技术

随着系统容量的逐步提升，高速Serdes已经进入56Gbps/lane时代，各大芯片厂商、系统厂商、标准组织等都已经启动112Gbps的研究。单通道的速率的上升，对差分信号P/N之间的时延差(skew)要求越来越严格。在高速串行系统中，高速连接器(常规背板连接器、正交连接器及线缆连接器等)是常用的单板-背板，单板-单板之间高速互连的无源器件。因此，高速连接器差分对内的skew也影响着整个系统的性能，是一项很重要的信号完整性参数，需要准确的测试和评估。

目前对于连接器skew的评估，一是采用纯连接器仿真的数据，这种方法过于理想，未考虑实际加工过程中带来的偏差，无法跟实际结果匹配。二是采用测试板进行测试，但是常规的测试板方法，尽管采取很多降低PCB走线skew的方法，如角度布线、旋转单板、严格控制线宽线距及采用low DK材料等方法，一样会包含PCB走线P/N不一致带来的误差，无法100％获取准确的纯连接器skew参数，影响结果。一般而言，高速连接器的skew是在ps的量级，但是测试夹具的带来的误差会是同样量级甚至大于纯连接器的skew，如果不能完全去除PCB走线的影响，会直接影响对系统性能评估的准确性，特别是当速率提升到112Gbps，单个UI仅为8.9ps，PCB走线skew会带来很大的干扰，因此很有必要降低甚至去除它们影响，但是当前是没有办法完全去除PCB走线skew、获取实际高速纯连接器的差分对内skew参数，对于高速串行系统仿真评估及产品连接器选型造成极大的困扰。

发明内容

本发明实施例提供了一种连接器结构，时延差的计算方法及装置，以至少解决相关技术中由于无法去除PCB走线skew所导致的计算连接器的skew时引入很大的误差，影响连接器真实的skew性能评估及系统评估的准确性。

根据本发明的一个实施例，提供了一种连接器结构，包括：第一印刷电路板PCB，包括第一板块以及第二板块，与测试装置连接；第二印刷电路板PCB，包括第三板块以及第四板块，与所述测试装置连接；其中，所述第一板块通过连接器与所述第三板块连接。

可选地，在每一个板块中至少包括：孔阵列，走线以及测试点；所述孔阵列，具有阵列孔，所述阵列孔的位置与所述连接器的差分引脚位置重叠；所述走线，位于每一个所述板块的内部，一端用于通过所述阵列孔与所述连接器的差分引脚连接；另一端用于连接所述测试点；所述测试点，伸入至每个所述板块内部，用于与所述走线和测试装置连接。

可选地，所述走线设置在每个板块内的走线层内，其中，所述走线层包括：走线上层和走线下层，所述走线位于所述走线上层与所述走线下层之间，所述走线上层与所述走线下层为GND平面。

可选地，所述走线上层和所述走线下层由不含玻璃纤维的纯树脂体系材料构成。

可选地，所述测试点包括：测试焊盘，位于所述板块的表面，用于接入测试装置；过孔，伸入至所述板块的走线层，用于连接所述走线与所述测试焊盘。

可选地，所述孔阵列的数量为一个或者多个，所述走线的数量为一条或者多条，所述测量点的数量为一个或者多个。

可选地，所述第一板块的大小和形状与所述第二板块的大小和形状相同，所述第三板块的大小和形状与所述第四板块的大小和形状相同。