[发明专利]一种亚阈值电路信号平衡路径的延时优化方法及装置

说明书

本发明提供一种亚阈值电路信号平衡路径的延时优化方法及装置，先获取待优化亚阈值电路所引用的各逻辑单元的栅长‑延时数据，由该数据确定出可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合；而后，进行待优化亚阈值电路的信号平衡路径的延时分析，获得不匹配的信号平衡路径，将不匹配的信号平衡路径中需要缩短延时的作为第一路径；再确定出第一路径中归属于第一单元集合的逻辑单元，将此类逻辑单元作为第一类型延时单元；最后，通过栅长调整，进行信号平衡路径的延时优化，对第一类延时单元进行栅长增加，从而可以利用反短沟道效应降低延时，提高器件单元的性能，并且提高电路设计的鲁棒性。

技术领域

本发明涉及集成电路设计领域，特别涉及一种亚阈值电路信号平衡路径的延时优化方法及装置。

背景技术

亚阈值电路是指工作电压低于晶体管器件阈值电压的电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。

在亚阈值数字电路(下文简称亚阈值电路)的设计过程中，信号平衡路径的延时优化是其中的一个重点和难点，其是对信号路径之间的延时进行匹配或平衡，以减少信号路径汇聚单元输出端的信号毛刺，其中，需要进行匹配或平衡优化的信号路径被称作一组信号平衡路径。

目前，在亚阈值电路中进行信号平衡路径的延时优化时，主要是采用根据延时信号大小调整栅宽/栅长比的方法，对延时信号较大而需要减小延时的路径上的器件增大栅宽/栅长比例，而对延时信号较小而需要增加延时的路径上的器件减小栅宽/栅长比例，然而，增大栅宽/栅长比例降低延时的同时，却会增加器件单元的面积以及功耗；减小栅宽/栅长比例增加延时的同时，可能会由于反短沟道效应的存在，导致器件单元性能的下降，降低电路设计的鲁棒性。

发明内容

有鉴于此，本发明的目的在于提供一种亚阈值电路信号平衡路径的延时优化方法及装置，延时优化的同时，避免由于反短沟道效应而导致的器件单元性能下降，提高电路设计的鲁棒性。

为实现上述目的，本发明有如下技术方案：

一种亚阈值电路信号平衡路径的延时优化方法，所述优化方法包括：

获得待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据，并根据所述栅长-延时数据，确定由可利用反短沟道效应提高性能的逻辑单元组成的第一单元集合，其中，所述栅长-延时数据为变化的栅长与相应的延时的映射数据，若逻辑单元的所述栅长-延时数据中具有栅长大于初始栅长且延时小于初始延时的数据区，则逻辑单元为可利用反短沟道效应提高性能的逻辑单元；

进行所述待优化亚阈值电路的信号平衡路径的延时分析，以获得不匹配的信号平衡路径，所述不匹配的信号平衡路径包括需要缩短延时的第一路径，所述第一路径由连接的逻辑单元组成；

确定所述第一路径中归属于所述第一单元集合的逻辑单元为第一类型延时单元；

通过栅长调整，进行信号平衡路径的延时优化，其中，在所述第一类型延时单元中进行栅长增加。

可选地，所述不匹配的信号平衡路径包括需要增加延时的第二路径，所述第二路径由连接的逻辑单元组成；

所述获得被待优化亚阈值电路所引用的各逻辑单元的栅长-延时数据的步骤中，还包括：确定由可降低能耗的逻辑单元组成的第二单元集合，其中，若逻辑单元的所述栅长-延时数据中具有延时大于初始延时的数据区，则逻辑单元为可降低能耗的逻辑单元；

所述确定所述第一路径中属于所述第一单元集合的逻辑单元为第一类型延时单元的步骤中，还包括：确定所述第二路径中归属于所述第二单元集合的逻辑单元为第二类型延时单元；

所述进行信号平衡路径的延时优化的步骤中，在所述第二类型延时单元中，若逻辑单元的初始栅长小于栅长-延时数据中的临界点栅长，则进行栅长的减小，否则，进行栅长的增加。