[发明专利]连续时间Δ-Σ调制器

权利要求书

1.一种连续时间Δ-Σ调制器，其特征在于，包括：

接收电路，用于接收输入信号和反馈信号以产生第一信号；

环路滤波器，用于对所述第一信号进行滤波以产生滤波信号；

模拟数字转换器，用于在不同时间对所述滤波信号进行采样，以对应的产生第一数字信号和第二数字信号；

组合器，用于组合所述第一数字信号和所述第二数字信号，以产生连续时间Δ-Σ调制器的输出信号；以及

反馈电路，耦合到所述模拟数字转换器，用于根据所述第一数字信号和所述第二数字信号产生至少一个反馈信号；

所述连续时间Δ-Σ调制器还包括：

第一开关和第二开关，耦合在所述环路滤波器的输出节点和所述模拟数字转换器之间；

所述模拟数字转换器还包括：

第一减法器，耦合到所述第一开关；

第二减法器，耦合到与所述第二开关；

第三减法器，耦合到与所述第二减法器；

第三开关，选择性地耦合到所述第一减法器或所述第三减法器；

比较器模块，耦合到所述第三开关；

第一数字模拟转换器，耦合到所述第三减法器与所述比较器模块的输出节点之间；

第二数字模拟转换器，耦合到所述第一减法器和所述第二减法器与所述比较器模块的输出节点之间；

第四开关和内部延迟电路，其中所述第四开关和所述内部延迟电路均耦合到所述比较器模块的输出节点，所述第四开关位于所述第二数字模拟转换器与所述内部延迟电路之间；所述第四开关选择性的将所述第二数字模拟转换器与所述比较器模块的输出节点耦合，或将所述第二数字模拟转换器与所述内部延迟电路耦合；

其中所述第一开关由第一时钟信号控制接通，并且所述第二开关断开，所述第三开关将所述第一减法器与所述比较器模块耦合，所述第四开关将所述第二数字模拟转换器与所述比较器模块的输出节点耦合，以使所述第一减法器从滤波信号中减去第一内部反馈信号以产生第二信号，所述比较器模块处理所述第二信号以产生第一数字信号；以及

所述第二开关由第二时钟信号控制接通，并且所述第一开关断开，所述第三开关将所述第三减法器与所述比较器模块耦合，所述第四开关将所述第二数字模拟转换器与所述内部延迟电路耦合，以使所述第二减法器从所述滤波信号中减去第二内部反馈信号以产生第三信号，并使所述第三减法器从所述第三信号中减去第三内部反馈信号以产生第四信号，所述比较器模块处理所述第四信号以产生第二数字信号；

所述第二数字模拟转换器还用于接收所述第一数字信号的一部分以产生所述第一内部反馈信号，并且用于接收完整地所述第一数字信号以产生所述第二内部反馈信号；所述第一数字模拟转换器还用于接收所述第二数字信号以产生所述第三内部反馈信号；

所述第二时钟信号的相位与所述第一时钟信号的相位不同，以使所述模拟数字转换器在不同时间对所述滤波信号进行采样。

2.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，还包括：

第一延迟电路，用于延迟所述第一时钟信号以产生所述第二时钟信号；

其中所述第一延迟电路配置为提供第一延迟量，所述内部延迟电路配置为提供第一延迟量。

3.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，由所述模拟数字转换器产生的所述第一数字信号和由所述模拟数字转换器产生的所述第二数字信号同时提供给所述反馈电路。

4.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，所述第一数字信号是所述输出信号的至少一个比特，所述第二数字信号是所述输出信号的其他比特。

5.如权利要求1所述的连续时间Δ-Σ调制器，其特征在于，在不同时段期间产生所述第一数字信号和所述第二数字信号。