[发明专利]一种3Gsps信号处理平台的时钟系统

说明书

本发明公开了一种3Gsps信号处理平台的时钟系统，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，外部时钟输入AD时钟缓冲器转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；外部时钟输入DA时钟缓冲器转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；FPGA1处理单元与FPGA2处理单元同步。本发明实现系统中两路FPGA分别处理ADC、DAC信号，并在参考时钟的基准下实现同步。

技术领域

本发明涉及雷达中频信号处理技术领域，具体涉及一种3Gsps信号处理平台的时钟系统。

背景技术

在雷达、通信、电子战等领域中，都会对射频信号或者中频信号进行接收、采集、处理等，而随着微电子技术的飞速发展，FPGA的工作时钟，以及高速AD、高速DA芯片的工作时钟越来越高。而以FPGA为核心的设计，结合ADC芯片、DAC芯片等不同时钟系统的外围电路的设计，成为设计的难点，如何将高速AD、高速DA与FPGA的时钟系统，较好的结合起来工作，来使得整个系统高效的工作，AD、DA以及系统时钟同步、稳定的工作，成为了目前急需解决的问题。

发明内容

本发明的目的在于克服现有技术中的不足，提供了一种3Gsps信号处理平台的时钟系统，实现系统中两路FPGA分别处理ADC、DAC信号的同步。

为解决上述技术问题，本发明提供了一种3Gsps信号处理平台的时钟系统，其特征是，包括依次相连的AD时钟缓冲器、AD转换单元和FPGA1处理单元，以及依次相连的DA时钟缓冲器、DA转换单元和FPGA2处理单元，

外部时钟输入AD时钟缓冲器后转换为差分信号，此差分信号输入AD转换单元作为其工作时钟，AD转换单元输出差分信号传给FPGA1处理单元作为其基准时钟；

外部时钟输入DA时钟缓冲器后转换为差分信号，此差分信号输入DA转换单元作为其工作时钟，DA转换单元输出差分信号传给FPGA2处理单元作为其基准时钟；

FPGA1处理单元用来处理ADC信号，FPGA2处理单元用来处理DAC信号，FPGA1处理单元与FPGA2处理单元以差分模式进行同步通信。

优选的，AD转换单元包括ADC12D1800芯片。

优选的，ADC12D1800芯片的输入的外部时钟为1.5GHz。

优选的，AD转换单元输出的LVDS差分信号频率为375MHz。

优选的，DA转换单元输入的外部时钟为3GHz。

优选的，DA转换单元输出的LVDS差分信号频率为375MHz。

优选的，还包括参考时钟，参考时钟信号分别输入FPGA1处理单元和FPGA2处理单元中。

优选的，参考时钟经时钟驱动芯片转换为LVDS高速差分信号，分别为Sync+、Sync-，将Sync+连接到FPGA1处理单元中，将Sync-连接到FPGA2处理单元中。

与现有技术相比，本发明所达到的有益效果是：本发明利用本AD转换单元输出的差分信号作为时钟信号来提供给FPGA1处理单元，为FPGA1处理单元提供基准时钟，实现AD转换单元与FPGA1处理单元的同步，利用DA转换单元输出的差分信号作为时钟信号来提供给FPGA2处理单元，为FPGA2处理单元提供基准时钟，实现DA转换单元与FPGA2处理单元的同步，并通过引入参考时钟，来实现FPGA1处理单元与FPGA2处理单元之间的同步。

附图说明

图1是本发明时钟系统的原理示意图；