[发明专利]总线系统有效

专利信息
申请号: 201811306887.1 申请日: 2018-11-05
公开(公告)号: CN110532211B 公开(公告)日: 2023-01-13
发明(设计)人: 黄之鸿;邱俊玮;张豪扬 申请(专利权)人: 新唐科技股份有限公司
主分类号: G06F13/42 分类号: G06F13/42
代理公司: 北京三友知识产权代理有限公司 11127 代理人: 王天尧;任默闻
地址: 中国台湾新竹*** 国省代码: 台湾;71
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摘要:
搜索关键词: 总线 系统
【说明书】:

发明提供一种总线系统。总线系统包括主控元件、总线以及经由该总线电连接于该主控元件的多个从属元件。每一该从属元件具有一警示交握引脚。所述多个从属元件的该警示交握引脚是经由一警示交握控制线而电连接在一起。当所述多个从属元件的一第一从属元件与该主控元件经由该总线进行通信时,在每一分发周期的多个阶段中对应于该第一从属元件的一第一阶段中,该第一从属元件经由该警示交握引脚控制该警示交握控制线为一第一电压电平,而在每一该分发周期中除了该第一阶段之外的所述多个阶段内,该警示交握控制线为一第二电压电平。

技术领域

本发明是有关于一种总线系统,且特别是有关于一种具有多个从属元件的总线系统。

背景技术

以往在电脑系统中,芯片组如南桥芯片(south bridge chip)是藉由低引脚数(Low Pin Count,LPC)接口来与其他的电路模块组合,例如具不同功能的系统单芯片(System-on-a-chip,SoC)相电连接。通过低引脚数接口连接的这些外接电路模块可分配到不同的独立地址,南桥芯片可因此以一对多的方式和外接电路模块通信。然而近年来,部分新提出的总线架构,例如增强型串行外设接口(Enhanced Serial Peripheral Interface;eSPI)总线,仅允许芯片组和外接电路模块间以一对一的机制通信。

因此,需要一种能时序控制多个电路模块的总线的机制。

发明内容

本发明提供一种总线系统。该总线系统包括一主控元件、一总线以及多个从属元件。所述多个从属元件是经由该总线电连接于该主控元件。每一该从属元件具有一警示交握引脚,以及所述多个从属元件的该警示交握引脚是经由一警示交握控制线而电连接在一起。当所述多个从属元件的一第一从属元件与该主控元件经由该总线进行通信时,在每一分发周期的多个阶段中对应于该第一从属元件的一第一阶段中,该第一从属元件经由该警示交握引脚控制该警示交握控制线为一第一电压电平,而在每一该分发周期中除了该第一阶段之外的所述多个阶段内,该警示交握控制线为一第二电压电平。每一该阶段包括两个时钟周期。

再者,本发明提供另一种总线系统。该总线系统包括一主控元件、一总线以及多个从属元件。所述多个从属元件是经由该总线电连接于该主控元件。每一该从属元件具有一警示交握引脚,以及所述多个从属元件的该警示交握引脚是经由一警示交握控制线而电连接在一起。每一该从属元件是在每一分发周期的多个阶段中除了所对应的该阶段之外的其他所述多个阶段内,检测该警示交握控制线的电压电平,以判断该主控元件是否与所述多个从属元件的一者进行通信。在每一该分发周期中,所述多个阶段的数量是等于所述多个从属元件的数量。

附图说明

图1是显示根据本发明一些实施例所述的总线系统;

图2是显示根据本发明一些实施例所述的图1的总线系统的连接配置图;

图3是显示根据本发明一些实施例所述的警示交握控制线的时序控制方法的流程图;

图4是显示多个从属元件执行图3的时序控制方法中起点同步阶段以及等候阶段的警示交握控制线与警示交握引脚的输出模式的示范信号波形图;

图5是显示多个从属元件执行图3的时序控制方法的分发阶段中监看警示交握控制线的示范波形图;以及

图6是显示多个从属元件执行图3的时序控制方法的分发阶段中驱动警示交握控制线的示范波形图。

附图标号:

1~总线系统;

10~主控元件;

12~总线;

14A-14D~从属元件;

145A-145D~时序控制器;

16A-16D~地址进入选择引脚;

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