[发明专利]一种基于迭代和可重构方式的复协方差矩阵计算系统

说明书

本发明涉及基于迭代和可重构方式的复协方差矩阵计算系统，包括片上SRAM存储器、片外DDR存储器、可重构单元、DMA控制器以及加速核，所述加速核包括：矩阵协方差运算模块，通过迭代计算方式轮询片上SRAM存储器的各区域源数据，并计算出下三角协方差矩阵；共轭对称模块，根据协方差矩阵的共轭对称性质，将下三角协方差矩阵通过地址映射和重构存储的方式得出完整的复协方差矩阵，形成最终的运算结果；DMA接口函数模块，将通过DMA方式从片外DDR存储器读入的数据按分区方式存入片上SRAM存储器。有益效果：本发明支持任意列数的复矩阵进行协方差运算，降低了传统硬件实现方式的源数据计算量以及多次将结果数据写回DDR的时间。

技术领域

本发明涉及计算机技术领域，尤其涉及基于迭代和可重构方式的复协方差矩阵计算系统。

背景技术

计算协方差矩阵是信号处理领域的典型运算，是实现多级嵌套维纳滤波器、空间谱估计、相干源个数估计以及仿射不变量模式识别的关键部分，广泛应用于雷达、声呐、数字图像处理等领域。除此以外，协方差矩阵在图像匹配、图像模式识别等领域也有着广泛的应用，但协方差矩阵的计算过程较为复杂，如需计算图像的每个区域内由多个特征向量构成的多维随机变量的协方差矩阵，耗时较长，这也成为在个人通用PC平台上实时实现图像协方差矩阵计算的一大障碍。

随着集成电路产业的飞速发展，高性能与实时是嵌入式领域的不懈追求。当前，针对复协方差矩阵的硬件实现，大部分都是基于DSP、GPU以及FPGA等平台进行设计。而本发明基于一款可重构智能加速核，提出了一种基于迭代和可重构方式计算复协方差矩阵的硬件实现方法，与传统硬件实现方式相比，该方法资源利用率高、硬件实现速度快。作为信号处理领域的典型运算，该硬件实现方法有着良好的借鉴意义和广泛的应用前景。

在统计学与概率论中，协方差矩阵是一个矩阵。其每个元素是各个向量元素之间的协方差。设X＝(X₁,X₂,X₃,...,X_N)^T为n维随机变量，称矩阵

为n维随机变量X的协方差矩阵，记为D(X)。其中，C_ij＝Cov(X_i,X_j),i,j＝1,…,n为X的分量X_i和X_j的协方差。因C_ij＝C_ji，故协方差矩阵为对称矩阵。

如图1所示，传统的硬件实现方式如下：对于一个M×N的复矩阵A＝[a_ij]，它的复协方差矩阵B可由下式得到：B＝AA^H。即先对矩阵A求转置，再求共轭得到A^H，最后得到矩阵B的每一个元素如下：由于该方式按照矩阵乘法实现，在计算大点数复矩阵协方差时将涉及到数据的多次搬入搬出，这会导致访存时间过长，且该实现方式没有按协方差矩阵的共轭对称性质减少运算量，这些都是协方差矩阵计算时间长的原因。而在很多实际应用场景中，协方差矩阵的低效率计算会成为一大阻碍，可见本发明具有一定的借鉴意义和应用前景。

发明内容

本发明的目的在于克服以上现有技术之不足，提供一种有效降低源数据运算量，充分利用存储资源，加快了计算速度，进而从整体上提升应用算法性能的基于迭代和可重构方式的复协方差矩阵计算系统，具体由以下技术方案实现：

所述基于迭代和可重构方式的复协方差矩阵计算系统，包括片上SRAM存储器、片外DDR存储器、可重构单元、DMA控制器以及加速核，所述加速核分别与片上SRAM存储器、可重构单元通信连接，DMA控制器与可重构单元通信连接，片外DDR存储器通过总线与DMA控制器通信连接，所述加速核包括：

矩阵协方差运算模块，通过迭代计算方式轮询片上SRAM存储器的各区域源数据，并计算出下三角协方差矩阵；