[发明专利]时钟分配电路和包括其的半导体器件

权利要求书

1.一种时钟分配电路，包括：

数据时钟发生电路，其被配置为利用外部时钟信号来产生内部时钟信号；以及

全局分配电路，其被配置为：经由第一电路接收所述内部时钟信号，并且经由耦接到全局线的第二电路将所述内部时钟信号分配给所述时钟分配电路的外部，

其中，提供给所述第一电路和所述数据时钟发生电路的第一偏置电压与提供给所述第二电路的第二偏置电压彼此独立地被控制。

2.根据权利要求1所述的时钟分配电路，其中，所述数据时钟发生电路包括：

接收器，其被配置为接收所述外部时钟信号并且输出接收到的信号；以及

分频器，其被配置为将所述接收器的输出分频并且输出分频的信号作为第一内部时钟信号。

3.根据权利要求1所述的时钟分配电路，

其中，所述全局分配电路的第一电路包括中继器，所述中继器被配置为重新传输所述内部时钟信号，以及

其中，所述全局分配电路包括一个或更多个第二电路，并且所述第二电路每个都包括缓冲器，所述缓冲器被配置为将所述中继器的输出信号经由所述全局线分配给所述时钟分配电路的外部。

4.根据权利要求3所述的时钟分配电路，其中，提供给所述中继器的所述第一偏置电压和提供给多个所述缓冲器的所述第二偏置电压彼此独立地被控制。

5.一种时钟分配电路，包括：

数据时钟发生电路，其被配置为根据第一偏置电压利用外部时钟信号来产生内部时钟信号；

全局分配电路，其被配置为根据所述第一偏置电压和第二偏置电压将所述内部时钟信号经由全局线分配给所述时钟分配电路的外部；以及

偏置发生电路，其被配置为根据多个偏置码来产生处于独立的电平的所述第一偏置电压和所述第二偏置电压。

6.根据权利要求5所述的时钟分配电路，其中，所述数据时钟发生电路包括：

接收器，其被配置为：根据所述第一偏置电压来接收所述外部时钟信号，并且输出接收到的信号；以及

分频器，其被配置为：根据所述第一偏置电压将所述接收器的输出分频，并且输出分频的信号作为第一内部时钟信号。

7.根据权利要求5所述的时钟分配电路，其中，所述全局分配电路包括：

中继器，其被配置为根据所述第一偏置电压来重新传输所述内部时钟信号；以及

多个缓冲器，所述多个缓冲器被配置为根据所述第二偏置电压将所述中继器的输出信号经由所述全局线分配给所述时钟分配电路的外部。

8.根据权利要求5所述的时钟分配电路，其中，所述偏置发生电路包括：

第一数模转换器，其被配置为将第一偏置码转换为所述第一偏置电压；以及

第二数模转换器，其被配置为将第二偏置码转换为所述第二偏置电压。

9.一种半导体器件，包括：

多个DQ阵列；

多个局部网络，所述多个局部网络被配置为将经由全局线传输的内部时钟信号分配给所述多个DQ阵列；以及

时钟分配电路，其包括第一电路和第二电路，所述时钟分配电路被配置为将所述内部时钟信号分配给所述全局线，所述内部时钟信号基于外部时钟信号而产生，

其中，第二偏置电压被提供给直接耦接到所述全局线的所述第二电路，以及第一偏置电压被提供给耦接到所述第二电路的所述第一电路，以及

其中，所述第一偏置电压和所述第二偏置电压彼此独立地被控制。

10.根据权利要求9所述的半导体器件，其中，提供给与所述时钟分配电路的全局线直接耦接的所述第二电路的所述第二偏置电压、提供给与所述全局线直接耦接并且被包括在所述多个局部网络中的第三电路的第三偏置电压、以及提供给所述第一电路的所述第一偏置电压，彼此独立地被控制。