[发明专利]动态随机存取存储器中控制延迟锁相环的控制电路与方法

说明书

本发明公开了一种动态随机存取存储器中控制延迟锁相环的控制电路与方法。动态随机存取存储器(DRAM)包括延迟锁相环(DLL)、时脉树、片外驱动器(OCD)、相位检测器(PD)和滤波器。DLL接收参考时脉并更新延迟线，然后通过时脉树输出校准时脉；PD通过时脉树接收校准时脉，并检测校准时脉和参考时脉之间的相位差；并且所述滤波器根据所述相位差启动所述DLL以更新所述延迟线，其中当接收到读取指令时，所述滤波器增加所述DLL的启动次数以更新所述延迟线，从而缩短所述DRAM的存取时间。

技术领域

本发明相关于在动态随机存取存储器中的一种延迟锁相环技术领域，尤指相关于动态随机存取存储器中控制延迟锁相环的控制电路与方法。

背景技术

随着中央处理器(CPU，Central Processing Unit)速度的不断提高，存储器性能成为系统性能的一个限制因素。提高存储器性能的一个重要方面，即提高资料传输至动态随机存取存储器(DRAM，Dynamic Random Access Memory)内与从DRAM传输出资料的速度。在诸如Rambus动态随机存取存储器(RDRAM，Rambus Dynamic Random Access Memory)和双倍速率同步动态随机存储器(DDR，Double Data Rate Synchronous Dynamic RandomAccess Memory，DDR SDRAM)等高速DRAM技术中，延迟锁相环(DLL，Delay-Locked Loop)是一种电路设计以最大限度地减少参考时脉(输入时脉)和控制信号之间的相位差。

请参考图1，是用于控制DRAM中的DLL 10的现有技术控制电路。DRAM包括DLL10、时脉树(Clock tree)11、至少一个片外驱动器(OCD，Off-chip driver)12、相位检测器13(PD，Phase Detector)及滤波器(Filter)14。DLL 10接收参考时脉CLK_R并更新DLL10的延迟线(Delay Line)，然后经由时脉树11将校准时脉CLK_B输出到至少一个OCD 12，其中DRAM将跟随CLK_B执行读取READ操作。OCD 12通过连接垫(PAD)将CLK_B发送到外部设备。PD 13通过时脉树11接收CLK_B并检测CLK_B和CLK_R之间的相位差。因此，PD 13获得CLK_B的边缘超前、落后或同步于CLK_R的边缘的信息。

图2是图1中的控制电路的时序图。图1显示DRAM接收到READ指令后，CLK_R、CLK_B和输出资料(DQ)之间的关系。在DRAM接收到READ指令后，DRAM开始READ操作。为了防止从DRAM存取的DQ中出现抖动(Jitter)，当检测到CLK_R的边缘持续超前或持续落后CLK_B的边缘时，滤波器14仅启动DLL 10以更新延迟线。更具体地说，CLK_B的边缘应被检测到连续超前在CLK_R的边缘四次(在周期T1～T4)。在CLK_B的读取延迟(RL，READ Latency，通常是几个时脉周期)之后，DRAM输出DQ。因此，在READ操作期间由于时脉树11的电压电位缓慢下降而导致CLK_B和CLK_R之间产生偏斜(skew)的问题。然而，在DLL 10被滤波器14器动之前，偏斜可能一直存在或变得更大。如此一来，DRAM的存取时间(tAC)变长，因此tAC等于CLK_B的数目。为了解决这个问题，可以做为解决方式是增加时脉树电源线的宽度，或者在时脉树电源线(Power Line)上增加大电容，但是DRAM的面积也会因此增加。

发明内容

因此，本发明的主要目的即在于提供一种DRAM控制DLL的控制电路和控制方法，其中，当PD检测到接收到READ命令时，滤波器增加DLL的激活次数以更新延迟线。直到输出数据准备好发出时才考虑输出数据中的抖动，从而可以有效消除校准时钟与参考时钟之间的偏差，从而缩短DRAM的存取时间。