[发明专利]快闪记忆体控制器及相关的访问方法及电子装置

说明书

本发明揭露一种快闪记忆体控制器，其包含有一人工智慧模组以及一微处理器。在该快闪记忆体控制器的操作中，该人工智慧模组用以自一主装置接收一读取命令，并根据该读取命令以产生一辅助命令；以及该微处理器用以根据该读取命令所包含的一逻辑位址来参考一第一逻辑位址至实体位址映射表，以自一快闪记忆体模组中读取一资料；以及该微处理器另根据该辅助命令以自该快闪记忆体模组中读取一第二逻辑位址至实体位址映射表，其中该第二逻辑位址至实体位址映射表并未包含该读取命令所包含的该逻辑位址。

技术领域

本发明是有关于快闪记忆体控制器。

背景技术

在目前的快闪记忆体控制器中，当接收到来自主装置的一读取命令时，会需要根据内部的一逻辑位址至实体位址映射表(以下称L2P映射表)以将该读取命令中的一逻辑位址转换为一实体位址，才能根据该实体位址以自一快闪记忆体模组中读取所需要的资料，并回传给主装置。然而，由于快闪记忆体模组的容量的越来越大，故实作上会需要多个L2P映射表，且由于快闪记忆体控制器内部的缓冲记忆体的容量可能不足以暂存所有的L2P映射表，因此暂时不需要使用的L2P映射表会被储存至快闪记忆体模组中以避免占用缓冲记忆体的空间。

然而，由于大部分的L2P映射表都储存在快闪记忆体模组中，并等待需要使用的时候才会自快闪记忆体模组中读取并暂存在快闪记忆体控制器内部的缓冲记忆体，上述将所需的L2P映射表自快闪记忆体模组中读取的过程会拖慢读取速度，进而影响了整体系统的效能。

发明内容

本发明的目的之一在于提供一种快闪记忆体控制器，其可以根据目前的读取命令来预测接下来会需要使用到哪个L2P映射表，并预先自快闪记忆体模组中读取该L2P映射表后暂存在快闪记忆体控制器内部的缓冲记忆体中，以在后续接收到相关的读取命令时能够快速地进行处理，以改善整体系统的效能。

在本发明的一个实施例中，揭露一种快闪记忆体控制器，其包含有一人工智慧模组以及一微处理器。在该快闪记忆体控制器的操作中，该人工智慧模组用以自一主装置接收一读取命令，并根据该读取命令以产生一辅助命令；以及该微处理器用以根据该读取命令所包含的一逻辑位址来参考一第一逻辑位址至实体位址映射表，以自一快闪记忆体模组中读取一资料；以及该微处理器另根据该辅助命令以自该快闪记忆体模组中读取一第二逻辑位址至实体位址映射表，其中该第二逻辑位址至实体位址映射表并未包含该读取命令所包含的该逻辑位址。

在本发明的另一个实施例中，揭露了一种存取一快闪记忆体模组的方法，其包含有以下步骤：自一主装置接收一读取命令；根据该读取命令以产生一辅助命令；根据该读取命令所包含的一逻辑位址以及参考一第一逻辑位址至实体位址映射表，以自一快闪记忆体模组中读取一资料；以及根据该辅助命令以自该快闪记忆体模组中读取一第二逻辑位址至实体位址映射表，其中该第二逻辑位址至实体位址映射表并未包含该读取命令所包含的该逻辑位址。

在本发明的另一个实施例中，揭露了一种电子装置，其包含有一快闪记忆体模组以及一快闪记忆体控制器，且该快闪记忆体控制器包含有一人工智慧模组以及一微处理器。在该快闪记忆体控制器的操作中，该人工智慧模组用以自一主装置接收一读取命令，并根据该读取命令以产生一辅助命令；以及该微处理器用以根据该读取命令所包含的一逻辑位址来参考一第一逻辑位址至实体位址映射表，以自一快闪记忆体模组中读取一资料；以及该微处理器另根据该辅助命令以自该快闪记忆体模组中读取一第二逻辑位址至实体位址映射表，其中该第二逻辑位址至实体位址映射表并未包含该读取命令所包含的该逻辑位址。

附图说明

图1为根据本发明一实施例的电子装置的示意图。

图2绘示了根据本发明一实施例的储存在快闪记忆体模组内的多个L2P映射表的示意图。

图3为多个读取命令以及L2P映射表的读取顺序的示意图。

图4为根据本发明一实施例的存取快闪记忆体模组的方法的流程图。

符号说明：