[发明专利]一种翻译器设备

说明书

本发明提供一种翻译器设备，通过将翻译器芯片插入到存储器组件和外部应用程序之间，将翻译器芯片添加到已完成的DRAM或其他存储器组件中，同时将无源器件添加到翻译器设备的附加衬底上，提高了整体存储器组件的性能，减少了存储器元件的整体系统的引脚数。另外，翻译器设备通过检测有故障的行或列地址线，并用良好的冗余行或列线替代或通过翻译器芯片上提供寄存器来存储替代数据来执行修复，以实现冗余计算或纠错。

技术领域

本发明涉及半导体集成领域，特别是一种翻译器设备。

背景技术

动态随机存取存储器DRAM和闪存Flash存储器技术已发展多年，DRAM和Flash的基本技术基本上保持不变，只是接口随时间变化不断更新，例如快速页面模式(FPM)，扩展数据输出(EDO)，同步DRAM(SDRAM)，双倍数据速率1-4(DDR1，DDR2，DDR3，DDR4)等。

图1显示了DRAM的基本架构。外部提供的行地址被解码并导致字线WL的激活，例如，连接到8192个单独的存储单元的门。这将会开始一个感测过程，放大那些微弱的信号，如8192个单独的存储单元，并将它们保存在读出放大器SA中。

之后，将通过相同的外部地址线在行地址之后顺序提供列地址。该列地址通过选择WL的子集的列解码器提供，即，例如8192个选定的位的子集。在我们的例子中，1：128解码选择8192个感测位中的64个被转发到次级读出放大器。当今最先进的DRAM技术通常执行所谓的预取，即在内部访问更多的数据，而不是转发到外部引脚。在我们的例子中，我们预取了64位，然后通过一个序列发生器顺序地将其转发到外部I/O驱动器(例如4个16位依次被16个I/O驱动器驱动)。

图2显示了典型DRAM架构实现的具体例子。为了最低功耗和最低成本，这种DRAM通常以低成本和低性能的CMOS或类似技术完成。实际的存储单元被分成几个，例如，4个独立的内存块。通过用于外部连接的焊盘行访问DRAM。在大多数标准设计中，如图所示采用中央焊盘排列设计，但也有分布在芯片四周的设计。用于从内部存储器单元到外部焊盘的信号处理的逻辑电路部分位于深内存阵列芯片之外。不幸的是，由于在同一芯片上，这个信号处理电路必须以相同的差的CMOS技术来实现，以折中性能参数，如速度和功耗。

图3显示了一个标准FBGA(Fine Ball Grid Array，细间距球栅阵列封装)78(管脚)元件，其中DRAM芯片301面朝下地连接在衬底302材料上。通过线303键合，它通过衬底底部的信号线连接到外部封装球上。其他配置也可能是芯片正面朝上或多个芯片彼此并排或堆叠放置(参见例如图4)。

基板实现一个，两个或多个布线层级以将引线键合或以其他方式连接的芯片信号连接到外部封装连接器(通常为焊球)。图5作为例子示出了单层基板的布线。此外，还可以通过在芯片之上提供一个或多个导电布线层的技术在芯片上连接信号。其中一种最先进的技术就是RDL--再分配层技术。图6示出了在芯片上应用单层RDL技术以将芯片焊盘布线和连接到芯片上的不同位置的示例。为了完整起见，我们在图7中列出了JEDEC标准定义的DRAM操作的最重要的信号，这些名称在一些权利要求和其他相关专利中被引用。

发明内容

本发明的目的是提供一种存储装置，旨在解决提供一种翻译器设备，旨在提高存储器组件的整体性能，减少使用存储器元件的整个系统的引脚数，同时，翻译器设备还执行冗余计算或纠错操作，用于修复有缺陷的存储器芯片位置的冗余计算电路。

为了达到上述目的，本发明提供一种翻译器设备，其特征在于，所述翻译器设备包括：

采用第一技术的翻译器芯片；

该翻译器芯片将在其上组装并电连接的衬底；

所述翻译器芯片被组装在衬底的任一侧上；

所述衬底具有能够连接到存储器组件的第一侧；