[发明专利]多晶硅栅的制造方法有效
申请号: | 201810992762.2 | 申请日: | 2018-08-29 |
公开(公告)号: | CN109103086B | 公开(公告)日: | 2021-01-22 |
发明(设计)人: | 沈冬冬;陆涵蔚 | 申请(专利权)人: | 上海华虹宏力半导体制造有限公司 |
主分类号: | H01L21/28 | 分类号: | H01L21/28 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201203 上海市浦东*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 多晶 制造 方法 | ||
1.一种多晶硅栅的制造方法,其特征在于,包括如下步骤:
步骤一、在半导体衬底表面依次形成栅介质层、第一多晶硅层和硬质掩膜层,所述硬质掩膜层用于调节后续形成侧墙后多晶硅栅表面低于所述侧墙的表面的高度;
所述栅介质层为由第一氧化层、第二氮化层和第三氧化层组成的ONO层;
步骤二、依次对所述硬质掩膜层和所述第一多晶硅层进行刻蚀,刻蚀后的所述第一多晶硅层组成多晶硅栅;
步骤三、采用淀积加全面刻蚀工艺在表面叠加有所述硬质掩膜层的所述多晶硅栅的侧面自对准形成侧墙,所述侧墙顶部表面根据所述硬质掩膜层的顶部表面的高度自对准设置且将所述侧墙的顶部表面增加到高于所述多晶硅栅的顶部表面;
所述侧墙具有ONO结构且是由第四氧化层侧墙、第五氮化层侧墙和第六氧化层侧墙叠加而成;
步骤四、去除所述硬质掩膜层并形成所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构,消除所述多晶硅栅突出到所述侧墙顶部时发生所述多晶硅栅和所述多晶硅栅外的有源区的接触孔短路的风险;
所述硬质掩膜层采用湿法刻蚀工艺去除,所述硬质掩膜层采用和所述侧墙的材料具有刻蚀选择比的材料组成,避免所述硬质掩膜层的湿法刻蚀工艺对所述侧墙产生影响;所述硬质掩膜层的材料采用致密性低于所述第四氧化层侧墙和所述第六氧化层侧墙的氧化层。
2.如权利要求1所述的多晶硅栅的制造方法,其特征在于:所述半导体衬底为硅衬底。
3.如权利要求2所述的多晶硅栅的制造方法,其特征在于:所述栅介质层和所述多晶硅栅叠加形成闪存的单元结构的栅极结构,所述闪存为SONOS闪存。
4.如权利要求1所述的多晶硅栅的制造方法,其特征在于:所述第五氮化层侧墙具有L型。
5.如权利要求1所述的多晶硅栅的制造方法,其特征在于:所述硬质掩膜层的厚度都为
6.如权利要求3所述的多晶硅栅的制造方法,其特征在于:步骤四之后还包括步骤:
进行源漏注入在所述多晶硅栅两侧的所述半导体衬底表面形成源区和漏区,所述源区和所述漏区和对应的所述侧墙的背面自对准;
形成层间膜;
形成接触孔,所述接触孔包括位于所述多晶硅栅顶部的第一接触孔,位于所述源区顶部的第二接触孔和位于所述漏区顶部的第三接触孔;所述多晶硅栅的顶部表面低于所述侧墙的顶部表面的结构防止所述多晶硅栅和所述第二接触孔或所述第三接触孔发生短路。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造