[发明专利]集成电路、非暂时性计算机可读介质以及计算系统

说明书

提供了一种集成电路(IC)、非暂时性计算机可读介质以及计算系统，该集成电路包括被配置为同步于时钟信号而操作的第一同步电路。该第一同步电路包括选择器和锁存器单元，其中，选择器包括被配置为接收第一输入信号的第一输入端子、被配置为接收第二输入信号的第二输入端子和被配置为接收扫描使能信号的第三输入端子，扫描使能信号指示扫描测试模式和功能操作模式中的一个，锁存器单元被配置为在扫描测试模式中作为输出与第一输入信号对应的第一输出信号的触发器操作，并且在功能操作模式中作为输出与第二输入信号对应的第二输出信号的锁存器操作。

本申请要求于2017年8月18日在韩国知识产权局提交的第10-2017-0104520号韩国专利申请以及于2018年3月22日在韩国知识产权局提交的第10-2018-0033490号韩国专利申请的权益，这些韩国专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思的示例实施例涉及存储标准单元库的非暂时性计算机可读介质、包括同步电路的集成电路(IC)以及用于设计IC的计算系统。例如，至少一些示例实施例涉及存储包括与同步电路对应的标准单元的标准单元库的非暂时性计算机可读介质、包括同步电路的IC以及用于设计IC的计算系统。

背景技术

随着半导体芯片被集成，在测试半导体芯片上会花费时间和资源。可测试性设计(Design for testability，DFT)技术正广泛用于保持半导体芯片的质量并且提高测试效率。

发明内容

发明构思的示例实施例提供了一种存储标准单元库的非暂时性计算机可读介质、一种包括同步电路的集成电路(IC)以及一种用于设计IC的计算系统，其中，标准单元库包括与根据模式而作为触发器或锁存器操作的同步电路对应的标准单元。

根据发明构思的示例实施例，提供了一种包括第一同步电路的IC，第一同步电路被配置为同步于时钟信号来操作，第一同步电路包括：选择器，包括第一输入端子、第二输入端子和第三输入端子，第一输入端子被配置为接收第一输入信号，第二输入端子被配置为接收第二输入信号，第三输入端子被配置为接收扫描使能信号，扫描使能信号指示第一同步电路在扫描测试模式和功能操作模式中的一个模式中操作；以及可重构锁存器，被配置为在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。

根据发明构思的另一个示例实施例，提供了一种存储标准单元库的非暂时性计算机可读介质，标准单元库包括关于多个标准单元的信息，标准单元库在由处理器执行时将处理器配置为设计包括同步于时钟信号来操作的同步电路的集成电路，同步电路包括可重构锁存器，可重构锁存器被配置为响应于扫描使能信号，在在扫描测试模式中操作为触发器和在功能操作模式中操作为锁存器之间选择性地切换，使得在扫描测试模式中可重构锁存器输出与第一输入信号对应的第一输出信号，并且在功能操作模式中可重构锁存器输出与第二输入信号对应的第二输出信号。

根据发明构思的另一个示例实施例，提供了一种计算系统，该计算系统包括：存储装置，被配置为存储标准单元库，标准单元库包括关于包括多个触发器锁存器单元和多个触发器单元的多个标准单元的信息；以及处理器，被配置为设计包括扫描测试电路的集成电路(IC)，扫描测试电路具有多个同步电路，多个同步电路被配置为同步于时钟信号来操作，使得多个同步电路中的至少一个包括使用多个标准单元形成的可重构锁存器，可重构锁存器被配置为响应于具有第一逻辑电平的扫描使能信号而在扫描测试模式中作为触发器操作并且响应于具有第二逻辑电平的扫描使能信号在功能操作模式中作为锁存器操作。

附图说明

通过下面结合附图进行的详细描述，发明构思的示例实施例将被更清楚地理解，其中：

图1是示出根据示例实施例的包括同步电路的IC的框图；