[发明专利]一种逻辑电平转换电路及集成电路

说明书

本发明实施例提供了一种逻辑电平转换电路及集成电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，所述逻辑电平转换电路连接于所述级联芯片中的第M‑1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；所述逻辑电平转换电路用于在所述第M‑1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。应用本发明实施例，不会出现由于负压导致的IO端口损坏，以及由于低于正常工作电压导致增加误码率，从而通信失败等问题。

技术领域

本发明涉及电子电路技术领域，特别是涉及一种逻辑电平转换电路和集成电路。

背景技术

随着电子技术的发展，各式各样的电子设备越来越多，以满足人们的不同需求，比如需要使用很多芯片进行特定数据处理的电子设备。

目前，针对具有较多芯片的电子设备，比如专用计算设备，芯片为级联应用，所谓级联应用，就是将多个功能相同或者相近的电路结构采用规律性的连接方式进行连接，具体地，芯片进行级联指的是上级芯片的电源负极接到下级芯片的电源正极，当前，有的方案将两个芯片直接相连，有的方案在两个芯片之间加电阻进行串联，无论是直接串联的方式还是加电阻串联的方式，芯片之间的逻辑通信端口会在芯片端口上产生过压、负压、逻辑电平临界等问题，最后导致通信失败、端口损坏。

参照图1，所示为一种集成电路的结构框图，集成电路中芯片的逻辑电平电压是VIO，芯片是级联应用，内核电压是Vcore，所以相邻芯片的GND电位都有个固定压差Vcore，目前的集成电路中通常将相邻芯片的IO(Input/Output，输入/输出)端口直接相连，这样会造成相邻芯片逻辑信号传输时发生问题，具体是：

当下级芯片U₁向上级芯片U₂传输的电平信号是高电平时，上级芯片U₂接收到的电平信号的高电平电压是VIO-Vcore，当VIO-Vcore的高电平电压低于正常的高电平VIO电压，会大大增加误码率，从而导致通信失败。

假设Vcore＝0.4V，VIO＝1.8V，不同级芯片之间的相同逻辑电平存在的电压差为0.4V，即当下级芯片U₁向上级芯片U₂传输的电平信号的低电平为0V，上级芯片U₂接收到的电平信号的低电平电压为-0.4V，会导致IO端口损坏；当下级芯片U₁向上级芯片U₂传输的电平信号的高电平为1.8V时，上级芯片U₂接收到的电平信号的高电平为1.4V，低于1.8V，会大大增加误码率，从而导致通信失败。

发明内容

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种逻辑电平转换电路和相应的一种集成电路。

为了解决上述问题，本发明实施例公开了一种逻辑电平转换电路，应用于级联芯片，所述级联芯片包括串联的N级芯片，所述N为大于1的整数，所述逻辑电平转换电路连接于所述级联芯片中的第M-1级芯片与所述级联芯片中的第M级芯片之间，所述M为大于1，且小于或者等于N的整数；

所述逻辑电平转换电路用于在所述第M-1级芯片向所述第M级芯片传输电平信号时，将所述电平信号的电压转换为目标电压，并将电压为所述目标电压的电平信号发送至所述第M级芯片；所述目标电压与所述第M级芯片的工作电压相匹配。

本发明实施例还公开了一种集成电路，包括：

N-1个如申请中所描述的任意一种逻辑电平转换电路，所述N为大于1的整数；以及

级联芯片，所述级联芯片包括串联的N级芯片；