[发明专利]基于片上内存的SHA512全流水电路及其实现方法

权利要求书

1.基于片上内存的SHA512全流水电路，其特征在于设有消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块，所述消息填充模块、W_t值生成模块、BRAM数据存储模块、全流水哈希运算模块和加法器模块按顺序连接；所述W_t值生成模块将读取扩充后的原始数据，依次生成5组共80个W_t值，所述读取扩充后的原始数据构成SHA-512运算所需要的5组数据，其中第1组是消息填充模块的输出数据，剩余4组是通过W_t值生成模块输出的数据，所述5组数据均存储至BRAM数据存储模块中；所述全流水哈希运算模块设有5个哈希运算组，每组16轮哈希运算，整个模块共将实现80轮哈希运算的全流水运算过程，除第一轮哈希运算会读取8个初始哈希值a～h外，后续每轮哈希运算将会读取BRAM存储中的数据和上一轮的哈希运算数据进行计算；

基于片上内存的SHA512全流水的实现方法包括以下步骤：

1)消息填充模块对原始输入数据进行读取，并将消息数据转化为二进制，在消息的结束位置加上结束标志“1”，填充多个“0”，最后加上128位的消息长度信息进行填充，使消息长度为1024的整数倍数，则之后进入SHA-512算法进行运算的数据，位数均为1024的整数倍数；

2)W_t值生成模块将读取填充后的原始数据，将这1024位数据分为每块64位的16个小块，即第一组哈希运算所需的W_t值W₀～W₁₅，之后经过移位、异或的非线性函数计算依次生成后续4组W_t值，即W₁₆～W₃₁、W₃₂～W₄₇、W₄₈～W₆₃、W₆₄～W₇₉；

3)W_t值生成模块生成的W_t值将存入BRAM数据存储模块；

4)全流水哈希运算模块实现80轮哈希循环运算过程；

5)加法器模块的一个输入为哈希运算的最后输出，加法器模块的另一个输入为原始输入数据中的8个初始哈希值a～h，两者相加，即得到了SHA-512算法电路的最终512位信息摘要输出。

2.如权利要求1所述基于片上内存的SHA512全流水电路，其特征在于所述消息填充模块读取原始输入数据，并将消息数据填充至1024位的整数倍数。

3.如权利要求1所述基于片上内存的SHA512全流水电路，其特征在于所述加法器模块的一个输入与哈希运算的输出连接，加法器模块的另一输入为原始输入数据中的8个初始哈希值a～h，将两者相加后得到SHA-512算法的512位信息摘要输出。