[发明专利]一种保持数据传送一致性的方法及系统

权利要求书

1.一种保持数据传送一致性的方法，其特征在于，包括以下步骤：

CPU通过总线接口向FPGA写信息时，判断写信息时的片选信号是否有效，若片选信号有效，将从总线接口获取的信息暂存，当完整地获取了信息的所有数据位，才将信息一次写入FPGA的缓存；若片选信号无效，则不写入；

CPU通过总线接口向FPGA读信息时，判断读信息时的片选信号是否有效，若片选信号有效，仅在第一次读取该信息时，从FPGA的缓存中获取信息的所有数据位并暂存，再根据总线接口的数据线位宽，计算出待发送的数据位，并将待发送的数据位通过总线接口发送至CPU；若片选信号无效，则不读取该信息。

2.如权利要求1所述的一种保持数据传送一致性的方法，其特征在于：

所述判断写信息时的片选信号是否有效，具体包括以下步骤：

将写信息时的片选信号设为cs_winfo；

判断cs_winfo是否满足：

cs_local(adr_local＝base_winfo)(adr_local(base_winfo+sum_wadr))；若是，片选信号有效；若否，片选信号无效；

其中，cs_local为CPU与FPGA之间总线接口的片选控制信号，adr_local为CPU与FPGA之间总线接口的地址信号，base_winfo为CPU写入FPGA特定信息的地址基址；sum_wadr是CPU写入FPGA特定信息的地址空间的总数。

3.如权利要求1所述的一种保持数据传送一致性的方法，其特征在于：

所述判断读信息时的片选信号是否有效，具体包括以下步骤：

将读信息时的片选信号设为cs_rinfo；

判断cs_rinfo是否满足：

cs_local(adr_local＝base_rinfo)(adr_local(base_rinfo+sum_radr))；若是，片选信号有效；若否，片选信号无效；

其中，cs_local为CPU与FPGA之间总线接口的片选控制信号，adr_local为CPU与FPGA之间总线接口的地址信号，base_rinfo是CPU从FPGA读出特定信息的地址基址；sum_radr是CPU从FPGA读出特定信息的地址空间的总数。

4.如权利要求1所述的一种保持数据传送一致性的方法，其特征在于：所述将从总线接口获取的信息暂存，当完整地获取了信息的所有数据位，才将信息一次写入FPGA的缓存，具体包括以下步骤：

CPU向FPGA写信息的地址信号，包括地址高位和地址低位，地址高位为[N-1:k]，地址低位为[k-1:0]；其中，CPU向FPGA写信息的地址线位宽设为N，总线接口的数据线位宽设为n，信息的位宽设为m；信息需要传递的总次数设为j＝m/n+(m％n！＝0)；地址低位的位宽设为k，k＝1og2(j)；

CPU通过总线接口向FPGA写信息时：

地址高位变化时，先将传送次数归零，再将[n*(i+1)-1:n*i]对应的数据位暂存，i为CPU向FPGA写信息的地址信号的低位地址，n为总线接口的数据线位宽；

地址高位相同、地址低位变化时，先将传送次数递增1，再将[n*(i+1)-1:n*i]对应的数据位暂存，i为低位地址，n为总线接口的数据线位宽；传送次数递增至j-1时，先完成对应的数据位的暂存，再将暂存的信息的所有数据位写入FPGA的缓存。