[发明专利]基于共享传输管的高稳定SRAM存储单元电路

说明书

基于共享传输管的高稳定SRAM存储单元电路，属于集成电路技术领域。本发明提出的SRAM存储单元电路，结合该电路的读写方式，使得本发明具有较高的读噪声容限和写裕度；同时本发明基于共享传输管设计，在将本发明提出的SRAM存储单元电路组成存储阵列时，同一列中相邻的SRAM存储单元电路连接同一个共享位线BLS，而一个共享位线BLS可以连接2‑4个SRAM存储单元电路，这样有利于减小存储器的面积；将本发明用于位交错阵列中可以解决半选问题，改善存储器的软错误率的问题。

技术领域

本发明涉及集成电路技术领域，特别涉及一种具有高稳定性的基于共享传输管的SRAM存储单元电路。

背景技术

降低电源电压可以明显减小电路的功耗，特别是对静态随机存取存储器（SRAM）这样具有高密度集成的电路。然而，随着电源电压的降低，存储单元受工艺波动影响更为显著，使得存储单元的读写稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高；而利用传统的纠错编码技术也只能解决单位比特的软错误率，随着工艺节点进入纳米级以后，多比特位的软错误率会呈指数增加。为了解决此问题，位交错阵列结构得到应用。然而位交错结构的使用会产生半选问题，半选问题会降低半选单元的稳定性，甚至破坏存储器原有的存储状态。

目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T管子的读写能力提高有限，若6T单元用于位交错结构中，会导致半选问题，导致很难工作在较低电压下。

发明内容

针对传统SRAM存在的上述不足之处，本发明提出一种基于共享传输管的SRAM存储单元电路，具有较高的读稳定性和写裕度，可以用于位交错结构中改善存储器的软错误率。

本发明的技术方案为：

基于共享传输管的高稳定SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4；

第五NMOS管MN5和第六NMOS管MN6的栅极连接字线WL，第五NMOS管MN5的漏极连接共享位线BLS，其源极连接第三NMOS管MN3和第三PMOS管MP3的漏极以及第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极；第六NMOS管MN6的漏极连接位线BL，其源极连接第二NMOS管MN2和第四PMOS管MP4的漏极以及第三NMOS管MN3和第三PMOS管MP3的栅极；

第一PMOS管MP1的栅极连接第一NMOS管MN1的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第一NMOS管MN1的漏极和第三NMOS管MN3的源极，其源极连接电源电压VDD；第一NMOS管MN1的源极接地电压GND；

第四PMOS管MP4的栅极连接第一写字线WWL；第二NMOS管MN2的源极连接控制信号线VVSS；第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD；第四NMOS管MN4的源极接地电压GND；

所有NMOS管的体端均与地电压GND相连，所有PMOS管的体端均与电源电压VDD相连。

具体的，所述SRAM存储单元电路组成存储阵列时，同一列中相邻的所述SRAM存储单元电路连接同一个所述共享位线BLS，一个所述共享位线BLS连接2-4个所述SRAM存储单元电路，所述共享位线BLS连接所述共享传输管的漏极；所述共享传输管的栅极连接第二写字线WWLA，其源极接地电压GND，其体端连接地电压GND。