[发明专利]可重构乘加运算装置

说明书

本发明提供了一种可重构乘加运算装置，包括：算法控制器用于接收子运算所包含的算式元素的标识和元素值所在的第一存储地址，向算式生成器发送第一存储地址和存储乘加算式的乘加结果的第二存储地址；算式生成器用于获取第一存储地址处的元素值，根据基础算式及元素值生成乘加算式，将乘加算式发送给基本算粒组；将乘加结果存储在第二存储地址处，发送第二存储地址给算法控制器；以及，若子运算中的乘加算式全部计算完毕，发送子运算的运算结果给下一个基本处理单元；基本算粒组用于计算接收到的乘加算式，将得到的乘加结果发送给算式生成器，缓解现有技术中存在的硬件电路的使用灵活性低的技术问题，达到了提高硬件电路的使用灵活性的技术效果。

技术领域

本发明涉及乘加运算技术领域，尤其是涉及一种可重构乘加运算装置。

背景技术

在众多的工程应用中都有可能涉及大规模的乘加运算，如矩阵运算和FFT运算等。要执行这些大规模的乘加运算，可以将包括乘加运算的算法转换为硬件电路，并在FPGA和AISC等硬件器件上运行。通常情况下，硬件电路进行大规模的乘加运算的运算速度要高于软件。

在实际应用中，进行并行运算(关于乘加运算)的硬件电路往往只为某一种或者某一类计算场景设计，一旦运算算法或者计算场景发生改变，整个硬件电路就要进行相应的修改，所以，硬件电路的使用灵活性低。

发明内容

有鉴于此，本发明的目的在于提供一种可重构乘加运算装置，以缓解现有技术中存在的硬件电路的使用灵活性低的技术问题。

第一方面，本发明实施例提供了一种可重构乘加运算装置，所述装置用于处理待处理运算，所述装置包括：至少一个用于处理所述待处理运算中子运算的基本处理单元，每个所述子运算包含至少一个乘加算式，每个所述乘加算式中包含多个算式元素，所述基本处理单元包括算法控制器、算式生成器和基本算粒组；

所述算法控制器，用于接收所述子运算所包含的所述乘加算式中所述算式元素的标识和元素值所在的第一存储地址，向所述算式生成器发送所述元素值所在的第一存储地址和存储所述乘加算式的乘加结果的第二存储地址，所述第二存储地址与所述第一存储地址不同；

所述算式生成器，用于获取所述第一存储地址处的所述元素值，根据预设的基础算式及所述元素值生成所述乘加算式，将所述乘加算式发送给所述基本算粒组；将接收到的所述乘加结果存储在所述第二存储地址处，发送所述第二存储地址给所述算法控制器；以及，若所述子运算中的所述乘加算式全部计算完毕，发送所述子运算的运算结果给下一个所述基本处理单元；

所述基本算粒组，用于计算接收到的所述乘加算式，将得到的所述乘加结果发送给所述算式生成器。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，所述基础算式为：其中，Y为所述乘加算式，n为自然数。

结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，所述算法控制器，还用于根据所述标识，在至少一个所述乘加算式中确定包含所述标识的乘加算式，对于确定的每一个所述乘加算式，判断所述乘加算式中包括的全部所述标识是否被包括在所述标识中，若所述乘加算式中包括的全部所述标识被包括在所述标识中，则确定与全部所述标识分别对应的所述元素值所在的所述第一存储地址。

结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，多个所述基本处理单元根据所述待处理运算中任意相邻的两个所述子运算之间的运算关系连接。

结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，多个所述基本处理单元采用片上网络或者交叉开关矩阵网络互联。

结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，所述算法控制器为可编程的逻辑结构，或者为可配置的逻辑结构。