[发明专利]一种DDR4标准的高速接收器电路

说明书

本发明公开了一种DDR4标准的输入接收器电路，包括第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第六晶体管MN1、第七晶体管MN2、第八晶体管MN3、第九晶体管MN4、第一反相器、第二反向器、第三反相器和第四反相器，其中MN4、MP5组成占空比调节电路，用于改善输出占空比。本发明的DDR4标准高速接收器电路具有结构简单、传输带宽高、传输延时小等优点。

技术领域

本发明涉及集成电路设计技术，尤其涉及一种DDR4标准的高速接收器电路。

背景技术

高密度动态存储器（DRAM）总线的带宽和接口速度是衡量系统性能的重要指标，工业界不断推动系统设计限制的边界，以实现更高的存储器接口数据传输速率。DDR4 SDRAM在容量、速率和兼容性上都比之前DDR3 SDRAM有很大提高，在许多领域得到了广泛的应用，但是DDR4接收器电路的设计仍存在着很多问题，例如：由于电平标准的不同和传输速率的提高，传统的DDR3标准接收器电路结构已不适用于DDR4标准接收器的设计；他人设计的DDR4标准接收器的电路结构较为复杂，使用多级差分放大器对输入信号进行放大处理，且需要具备额外的偏置电压产生电路，存在版图面积大、延时大和功耗高的缺点，且输出信号占空比受到工艺偏差、温度变化和电压波动的影响较大。

实用新型内容

本发明的目的在于提供一种结构简单、传输带宽高、传输延时小的DDR4标准高速接收器电路。

实现本发明目的的技术解决方案为：一种DDR4标准的输入接收器电路，包括第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第六晶体管MN1、第七晶体管MN2、第八晶体管MN3、第九晶体管MN4、第一反相器、第二反向器、第三反相器和第四反相器，其中第一晶体管MP1栅极接使能控制IE端，漏极接第三晶体管MP3、第六晶体管MN1漏极，源极接电源电压VDD；第二晶体管MP2栅极接使能控制IE端和第四反相器输入端，漏极接第四晶体管MP4、第七晶体管MN2漏极和第一反相器输入端，源极接电源电压VDD；第三晶体管MP3栅极和漏极短接后，接第一晶体管MP1、第七晶体管MN2漏极，源极接电源电压VDD；第四晶体管MP4栅极接第三晶体管MP3栅极，漏极接第二晶体管MP2、第七晶体管MN2漏极及第一反相器输入端，源极接电源电压VDD；第五晶体管MP5栅极接第四反相器输出端，漏极接第九晶体管MN4漏极，源极接电源电压VDD；第六晶体管MN1栅极接INN输入，漏极接第一晶体管MP1、第三晶体管MP3漏极，源极接第七晶体管MN2源极和第八晶体管MN3漏极；第七晶体管MN2栅极接INP输入，漏极接第二晶体管MP2、第四晶体管MP4漏极及第一反相器输入端，源极接第六晶体管MN1源极和第八晶体管MN3漏极；第八晶体管MN3栅极接IE端口，漏极接第六晶体管MN1、第七晶体管MN2源极，源极接地；第九晶体管MN4栅极接第一方向器输入端，漏极接第五晶体管MP5漏极，源极接第二反向器输出端和第三反相器输入端，第一反相器输出端接第二反向器输入端。

本发明与现有技术相比，其显著优点为：1）本发明的DDR4电路结构简单，减少了元件数量和芯片面积；2）本发明差分放大器中的一对差分管N管采用IO电源域厚栅晶体管，P管采用内核低电压域薄栅晶体管，IO电源域厚栅差分N管保证电路能正常工作在高电压域（IO域），内核低电压域薄栅晶体管可以提高电路传输带宽，降低传输延时；3）本发明在信号线OUT1和OUT3间加入占空比改善电路，使整个电路在工艺参数、环境温度和电源电压发生变化的情况下，依然能保持较稳定的占空比，提高存储器读取性能。

附图说明

图1是本发明DDR4标准的高速接收器电路的结构示意图。

具体实施方式

下面结合附图和具体实施例，进一步说明本发明方案。

本发明提供的DDR4标准的高速接收器电路，包括差分放大器、缓冲器、占空比调节电路和输出反相器四个部分，其中：