[发明专利]标准单元的仿真系统和方法

说明书

本发明提供了一种标准单元的仿真系统和方法，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：所述仿真电路包括目标单元电路；所述目标单元电路包括对等目标单元和非对等目标单元，所述扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；在每一次迭代中，计算对等目标单元的尺寸与非对等目标单元中某个部分的尺寸的比值，并将非对等目标单元的其他部分的尺寸值设置为对等目标单元的尺寸除以上一次迭代的比值，并使目标单元电路的延时数据最小，记录本次迭代的所述比值并进行下一次迭代计算，直至每个目标单元的尺寸的比例不变。

技术领域

本发明涉及集成电路技术领域，特别涉及一种标准单元的仿真系统和方法。

背景技术

随着集成电路(Integrated Circuits，IC)的日益发展，对功耗、速度，面积等性能方面的要求也越来越高，由于工艺技术的进步，设计角度也在转变，从以往的速度优先逐渐转为功耗、速度和面积的均衡考虑。最近几年，便携式移动通信设备的的发展突飞猛进，而对应的电源技术的进步却相对缓慢，以及即将到来的物联网时代，对于低功耗的要求，将达到一个新的阶段。

在一般集成电路设计中，包括数字模块，模拟模块，数据接口和存储模块，其中数字模块通常占整个芯片面积的40％以上，而数字模块的构成单位，就是标准单元库中的基本单元，标准单元库中基本单元的性能，会在很大程度上影响到整个芯片的性能，那么如何对标准单元性能进行优化，就成为了我们亟需解决的问题。

标准单元库，包括版图库、符号库、电路逻辑库等。包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。是集成电路芯片后端设计过程中的基础部分。运用预先设计好的优化的库单元进行自动逻辑综合和版图布局布线，可以极大地提高设计效率，加快产品进入市场的时间。一般每个工艺厂商在每个工艺下都会提供相应的标准单元。

标准单元库可以分成两大部分，即组合逻辑和时序逻辑，组合逻辑包括NAND，NOR，AOI，OAI等基本运算单元，时序逻辑则包括LATCH，DFF，ICG等等。在一套标准单元库中，组合逻辑的数量，大概占总数的75％左右，在具体的设计实例中，所调用的标准单元中，组合逻辑通常在90％以上。

如图1所示，一个标准单元是由若干个MOS管组成，每一个MOS管，根据库的规格PMOS管和NMOS管会有一个最大尺寸WPMAX和WNMAX，根据设计规则它们会有一个最小尺寸WPMIN和WNMIN，在最大和最小尺寸之间的值，就是我们允许的设置范围，那么该如何设置这些MOS管的尺寸，才能让标准单元在速度、功耗及面积上取得优化的效果，这是一个很有意义和价值的问题。

在标准单元库的设计中，组合逻辑可以分为两种：一种是为时钟树综合所用的时钟单元，这种单元的输入到输出的延时，和输出上升和下降的时间，相差要求非常小，在设计这种时钟单元的尺寸时，只需要通过仿真，把尺寸调整到可以使上升和下降延时差别在5％之内即可，因此时钟单元尺寸的可变化性非常小，比较容易调整；而另外一种是为了实现逻辑功能，这种单元需要从速度、面积和功耗这些方面综合考虑，对于这种单元尺寸的设计，通常有两种做法，一种是让它们的PMOS管和NMOS管在版图上取得最大尺寸，以获得对下一级单元较强的驱动能力，另外一种是通过仿真，让离输出端路径最近的端口，延时达到最快。

发明内容

本发明的目的在于提供一种标准单元的仿真系统和方法，以解决现有的标准单元库的组合逻辑包含不等价结构时尺寸设定的问题。

为解决上述技术问题，本发明提供一种标准单元的仿真系统，所述标准单元的仿真系统包括扫描单元和仿真电路，其中：

所述仿真电路包括目标单元电路；

所述目标单元电路包括对等目标单元和非对等目标单元，所述扫描单元对对等目标单元的尺寸与非对等目标单元的尺寸进行迭代计算；