[发明专利]一种静态SRAM的读写电路及集成电路

权利要求书

1.一种静态SRAM的读写电路，与一控制器连接，其特征在于，包括：

存储器模块，所述存储器模块用于存储读取和写入的数据；

数据通路模块，与所述存储器模块连接，用于提供数据通道；

暂存器模块，与所述数据通路模块连接，用于暂存读取的数据；

数据读取模块，与所述数据通路模块连接，用于输出读取的数据；

数据写入模块，与所述数据通路模块连接，用于输入写入的数据；

充电模块，与所述数据通路模块连接，用于对所述数据通路模块进行充电；

所述控制器输出控制信号控制所述存储器模块、所述数据通路模块、所述数据读取模块、所述数据写入模块和所述充电模块的打开或关闭，实现对数据的写入和读取；

所述数据通路模块与所述控制器之间连接有三态门，所述控制器通过所述三态门输出控制信号控制所述数据通路模块打开或关闭；

所述数据写入模块包括数据写入端、写入使能端、第五反相器、第六反相器、第一或门、第二或门、第三MOS管、第四MOS管；

所述第五反相器的输入端作为所述数据写入模块的数据写入端，所述第六反相器的输入端作为所述数据写入模块的写入使能端，所述第一或门的第一输入端连接所述第六反相器的输出端，所述第一或门的第二输入端连接所述第五反相器的输入端，所述第二或门的第一输入端连接所述第五反相器的输出端，所述第二或门的第二输入端连接所述第六反相器的输出端，所述第一或门的输出端连接所述第三MOS管的栅极，所述第三MOS管的源极连接所述数据通路模块，所述第三MOS管的漏极接地，所述第二或门的输出端连接所述第四MOS管的栅极，所述第四MOS管的源极连接所述数据通路模块，所述第四MOS管的漏极接地。

2.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述数据读取模块包括：输出使能端、数据输出端、第一反相器、第二反相器、第三反相器、第四反相器、第一与门、第二与门、第一MOS管和第二MOS管；

所述第一反相器的输入端作为所述输出使能端接入控制信号，所述第一反相器的输出端分别连接所述第一与门的第二输入端和所述第二与门的第二输入端，所述第一与门的第一输入端通过所述第二反相器连接所述数据通路模块连接，所述第二与门的第一输入端通过所述第三反相器连接所述数据通路模块连接，所述第一与门的输出端连接所述第一MOS管的控制端，所述第二与门的输出端通过所述第四反相器连接所述第二MOS管的控制端，所述第一MOS管的输入端外接接电源，所述第一MOS管的输出端接所述第二MOS管的输入端，所述第二MOS管的输出端接地，所述第一MOS管的输出端和所述第二MOS管的输入端的共接端作为所述数据输出端。

3.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述充电模块包括充电控制端、第七反相器、第五MOS管、第六MOS管和第七MOS管；

所述第七反相器的输入端作为充电模块包的充电控制端外接充电控制信号，所述第七反相器的输出端分别与所述第五MOS管的栅极、所述第六MOS管的栅极和所述第七MOS管的栅极连接，所述第五MOS管的源极和所述第六MOS管的源极连接电源，所述第五MOS管的漏极和所述第六MOS管的漏极连接所述数据通路模块，所述第六MOS管的源极和所述第七MOS管的漏极连接所述数据通路模块。

4.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述暂存器模块在读取下一个数据之前，将当前读取的数据保持在所述暂存器模块中。

5.如权利要求1至4任意一项所述的静态SRAM的读写电路，其特征在于，所述存储器模块为比特存储器，所述控制器通过字选信号控制所述存储器模块的输入或输出。

6.如权利要求1所述的静态SRAM的读写电路，其特征在于，所述存储器模块在字选信号为下降沿时完成锁存。

7.如权利要求1所述的静态SRAM的读写电路，其特征在于，当处于充电状态的时，所述存储器模块与所述数据通路模块关闭，所述存储器模块中的数据不受所述数据通路模块输出的数据的影响。

8.一种集成电路，其特征在于，包括：如权利要求1至7任意一项所述的静态SRAM的读写电路。