[发明专利]一种触发器及集成电路

说明书

一种触发器及集成电路，用以减小触发器出现亚稳态现象的概率。触发器包括：第一锁存器、第二锁存器、延迟单元、检测单元、切换单元和第三锁存器；延迟单元用于将第一时钟信号延迟后输出第二时钟信号；第一锁存器用于根据第二时钟信号对数据信号进行锁存或输出；第二锁存器用于根据第一时钟信号对数据信号进行锁存或输出；检测单用于检测第一锁存器或第二锁存器是否处于亚稳态，并基于检测结果向切换单元输出控制信号；切换单元用于根据控制信号，选择输出第一锁存器的输出信号或第二锁存器的输出信号；第三锁存器用于对切换单元的输出信号进行锁存或输出。

技术领域

本申请涉及电子技术领域，尤其涉及一种触发器及集成电路。

背景技术

触发器是一种具有记忆功能的信息存储器件，是构成多种时序电路的基本逻辑单元。

图1示出了一种D触发器(D type flip-flop，DFF)。其中，din表示输入的数据信号，clk表示输入的时钟信号，dout表示输出信号，rst表示复位信号。图1所示的D触发器为一种上升沿触发的D触发器，时钟信号的上升沿会触发该D触发器锁存输入信号的电平状态，然后通过Q管脚输出锁存的电平。

现有技术中，针对图1所示的D触发器，在时钟信号的上升沿附近定义了一个时间窗口，原则上规定，在该时间窗口内输入的数据信号din不应发生电平翻转。若在该时间窗口上din发生了电平翻转，可能会导致D触发器内的某些节点无法稳定在逻辑0或逻辑1的电平状态，从而导致输出信号dout在该时钟信号的上升沿之后的一段时间内处于不确定的状态，即亚稳态。其中，输出信号dout处于不确定状态的这段时间称为决断时间(resolutiontime)。经过决断时间之后，输出信号dout会随机地稳定在0或1上。

示例性地，如图2所示，为一种D触发器的输入输出信号的时序图。其中，输入的数据信号din在定义的时间窗口内发生电平翻转，输出信号dout在一段时间(Tmet)内徘徊在逻辑0和逻辑1之间的中间电平状态，最终稳定在逻辑1上。

当D触发器出现亚稳态现象后，由于输出信号最终随机地稳定在逻辑0或逻辑1上，因而会造成输出信号的逻辑误判。此外，输出信号在决断时间内的不确定状态还会导致下一级电路产生亚稳态，影响整个系统的正常工作。

因此，现有技术提供的触发器会出现亚稳态现象，从而导致逻辑误判、系统无法正常工作的问题。

发明内容

本申请实施例提供一种触发器及集成电路，用以减小触发器出现亚稳态现象的概率，避免触发器的输出信号出现逻辑误判、影响系统正常工作。

第一方面，本申请实施例提供一种触发器，用于在第一时钟信号的控制下对输入的数据信号进行锁存和输出，该触发器包括包括：第一锁存器、第二锁存器、延迟单元、检测单元、切换单元以及第三锁存器。其中，

延迟单元，用于将第一时钟信号延迟预设时间后得到并输出第二时钟信号。

第一锁存器的时钟信号输入端与延迟单元连接，以接收第二时钟信号；第一锁存器用于根据第二时钟信号，对数据信号进行锁存或输出。

第二锁存器用于根据第一时钟信号，对数据信号进行锁存或输出。

检测单元用于检测第一锁存器或第二锁存器是否处于亚稳态，并基于检测结果向切换单元发送控制信号。

切换单元用于根据控制信号，选择输出第一锁存器的输出信号或第二锁存器的输出信号。

第三锁存器的数据输入端与切换单元的输出端连接，用于根据第一时钟信号，对切换单元的输出信号进行锁存或输出。

其中，切换单元可通过具有两路输入信号的数据选择器实现。