[发明专利]一种可降低功率MOS器件栅极电阻的制造方法

说明书

本发明提供了一种可降低功率MOS器件栅极电阻的制造方法，应用于半导体制造领域，其中，包括：提供一硅基底，在硅基底表生长一外延层；在外延层上形成沟槽结构；进行源区、体区的离子注入掺杂，在表面淀积一金属薄层；进行两次高低温的快速退火；刻蚀掉多余的金属；在金属薄层上进行介质层的淀积、回流；对介质层、金属薄层、外延层进行光刻、刻蚀，形成接触孔；在介质层表面进行金属淀积，随后光刻、刻蚀形成栅极和源极。上述技术方案的有益效果在于通过优化加工工序及器件结构，在源区注入之后淀积一层金属薄膜，并搭配两次高低温的快速热退火工艺，在栅极和源极表面形成自对准硅化物，减小晶体管的寄生电阻。

技术领域

本发明涉及半导体制造领域，尤其涉及一种可降低功率MOS器件栅极电阻的制造方法。

背景技术

随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的寄生电阻成为了限制晶体管和集成电路性能的主要元素。栅级电阻（Rg）、源级电阻（Rs）随金属/半导体接触面积的缩小而增大成为了寄生电阻的主要组成部分。

发明内容

针对上述问题，本发明提供了一种可降低功率MOS器件栅极电阻的制造方法，应用于半导体制造领域，其中，提供一硅衬底，还包括以下步骤：

步骤S1、于所述硅衬底表面依次生长一外延层、一第一掩膜层，图案化所述第一掩膜层，于对应沟槽位置形成工艺窗口；

步骤S2、通过所述第一掩膜层对所述外延层进行刻蚀，至所述外延层一预定深度，以形成沟槽；随后去除所述第一掩膜层；

步骤S3、于所述沟槽内壁和所述外延层表面生长一牺牲氧化层，对所述牺牲氧化层进行刻蚀，随后于所述牺牲氧化层表面生长一栅氧化层；

步骤S4、于所述栅氧化层表面淀积一多晶硅层，对所述多晶硅层进行刻蚀,至露出所述栅极氧化层；

步骤S5、于对应体区、源区位置进行离子注入；

步骤S6、对所述栅氧化层进行刻蚀，以暴露所述外延层；

步骤S7、于所述外延层表面和所述多晶硅层表面淀积一金属薄层，并进行退火；

步骤S8、于所述金属薄层表面形成一第二掩膜层，图案化所述第二掩膜层，于所述沟槽两端对应位置形成工艺窗口；

步骤S9、通过所述第二掩膜层对所述金属薄层进行刻蚀，至露出所述栅氧化层，随后去除所述第二掩膜层；

步骤S10、于所述金属薄层表面和所述栅氧化层表面依次形成一层间介质层和一第三掩膜层，图案化所述第三掩膜层，于接触孔位置形成工艺窗口；

步骤S11、通过所述第三掩膜层进行刻蚀，贯通所述层间介质层、所述金属薄层，停留至所述外延层一定深度，形成所述接触孔；

步骤S12、于所述接触孔内壁和所述层间介质层表面淀积一金属层。

其中，所述退火包含第一次退火和第二次退火。

其中，所述第一次退火使用快速热退火（Rapid Thermal Annealing，RTA）工艺。

其中，所述第一次退火的温度介于600℃~700℃。

其中，所述第二次退火使用快速热退火工艺。

其中，所述第二次退火的温度介于800℃~900℃。

其中，所述金属薄膜的材料为Ti、Co或Ni。

其中，所述层间介质层所用材料为硼磷硅玻璃（Boro-Phospho-Silicate-Glass ，BPSG）。