[发明专利]一种并行控制实现任意4输入逻辑功能的电路

说明书

本发明涉及一种并行控制实现任意4输入逻辑功能的电路，包括：静态随机存取存储器和控制单元。静态随机存取存储器包括多个寄存单元，多个寄存单元上下并行依次放置，用于存储电路数据。控制单元，包括多个缓冲器和多个逻辑门，用于根据逻辑门的输出信号控制缓冲器的开关状态，确定多个寄存单元中的一个寄存单元存储的电路数据为逻辑功能电路的输出。本申请，该逻辑功能电路整个为并行结构的设计，该并行结构的有益效果是，同样的路径，同样的延迟(delay)，同样的负载，电路产生一样的行为。其中，从多个逻辑门中每个逻辑门的任意输入到整个逻辑功能电路的输出上升沿和下降沿的延迟(delay)相差小于2％，速度比串行控制逻辑功能电路快20％。

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种并行控制实现任意4输入逻辑功能的电路。

背景技术

目前，基于静态随机存取存储器(static random access memory，SRAM)的可编程器件中，有25％的面积是用作查表器后面的数据选通器。如图1所示，在鳍式场效应晶体(fin field-effect transistor，finfit)工艺下，因为电路设计导致MOS管(例如：P00至P05)的源极和漏极不能共用，在氧化物(oxide，od)(如图1中源极和漏极所在的长方体)与氧化物中间必须插入假的保护管(dummy)101造成版图实现难度增大，以及10％左右的面积浪费，并且，finfit工艺下器件的速度更高，传统的电路因为每个输入到输出的delay不同，对可编程器件的软件提出巨大的挑战。

发明内容

本发明的目的是在解决现有技术中资源浪费的问题的同时，也能实现LUT的输入到输出的延时近似相同。

为实现上述目的，本发明提供了一种并行控制实现任意4输入逻辑功能的电路，包括：静态随机存取存储器SRAM和控制单元。

其中，静态随机存取存储器SRAM，包括多个寄存单元，多个寄存单元上下并行依次放置，用于存储电路数据。控制单元，包括多个缓冲器和多个逻辑门，缓冲器与寄存单元平行且一一对应放置，寄存单元的输出端与缓冲器的一个输入端相连；逻辑门与缓冲器一一对应连接，逻辑门的输出端与缓冲器的另一个输入端相连，缓冲器的输出端与逻辑功能电路的输出端相连；用于根据逻辑门的输出信号控制缓冲器的开关状态，确定多个寄存单元中的一个寄存单元存储的电路数据为逻辑功能电路的输出。

本技术解决了4输入任意逻辑功能电路在finfit工艺下版图面积浪费的，面积比传统电路小10％，也同时解决了4输入到输出延时不同的问题，使可编程器件速度提高了10％。

在一种可选的实现方式中，多个逻辑门中的每个逻辑门根据N个输入信号输出一个输出信号，N为正整数。

在另一种可选的实现方式中，寄存单元的个数为2^N，N为多个逻辑门中的每个逻辑门的输入信号的个数。

在又一种可选的实现方式中，上述“缓冲器”为三态缓冲器。

在再一种可选的实现方式中，上述“逻辑门”包括与非门和或非门中的一种。

本申请，不论多个逻辑门中每个逻辑门的输入信号为多少个，每个逻辑门的输出信号只有一个，该一个输出信号控制一个缓冲器的开关状态，当多个缓冲器中的一个缓冲器处于开启状态时，该缓冲器平行且一一对应的寄存单元中存储的电路数据就为逻辑功能电路的输出。反之，根据逻辑功能电路的输出就可以确定对应的一个固定的寄存单元。该逻辑功能电路整个为并行结构的设计，该并行结构的有益效果是，同样的路径，同样的延迟(delay)，同样的负载，电路产生一样的行为。其中，从多个逻辑门中每个逻辑门的任意输入到整个逻辑功能电路的输出上升沿和下降沿的延迟(delay)相差小于2％。

附图说明

图1为一种选通单元的版图实现的示意图；

图2为一种逻辑功能电路的示意图；