[发明专利]适用于高速流水线ADC的比较器电路

说明书

本发明提供一种适用于高速流水线ADC的比较器电路，包括开关电容电路、预放大电路和锁存电路，预放大电路包括预放大器、阻值可调器件、第一开关和第二开关，锁存电路包括差分静态锁存器、第一电容、第二电容和第三开关，开关电容电路的第一输出端连接预放大器的同相输入端，第二输出端连接预放大器的反相输入端，预放大器反相输出端通过第一开关连接差分静态锁存器正向输入端；预放大器同相输出端通过第二开关连接差分静态锁存器负向输入端，差分静态锁存器的正向输出端通过第一电容连接其正向输入端，负向输出端通过第二电容连接其负向输入端，第三开关设置在差分静态锁存器的正向输出端与负向输出端之间。本发明可以提高采样相和建立相传输速率。

技术领域

本发明属于半导体集成电路领域，具体涉及一种适用于高速流水线ADC(Analog-to-Digital Converter，模数转换器)的比较器电路。

背景技术

在流水线模数转换器中开关电容形式的比较器是其关键单元之一，目前常见的比较器包括双电容架构和单电容架构的比较器，其中双电容构架的比较器如图1所示，图1中对应开关由图2中对应控制信号φ1或φ2来控制其通断，控制信号φ1为采样相时序，φ2为建立相时序。在采样相，当控制信号φ1为高电平时，由其控制的各个开关导通，输入信号V_IP和V_IN对应被采集到电容C1和C3上，基准信号V_REF2和V_REF1分别被采集到电容C2和C4上，当控制信号φ2到达上升沿，电容C1至C4需要首先完成电荷重分布，从而得到对应输入信号与基准信号的电压差，然后将该电压差传输给预放大器进行放大，再由锁存电路对放大后的电压差进行锁存，从而获得比较器的输出结果。而流水线ADC中的残差放大器在控制信号φ2为高电平且接收到输出结果后才会开始建立，即当控制信号φ2到达上升后，流水线MDAC中残差放大器需要等待接收到比较器的输出结果后才会开始建立，这就造成了该种比较器在建立相的传输延迟(包括电荷重分布延迟和预放大器传输延迟)较大，从而拖慢了流水线ADC的转换速率。

为了提高流水线ADC的转换速率，研发人员提出了单电容架构的比较器，如图3所示，图3中对应开关由图4中对应控制信号φ1或φ2来控制其通断，同样地，控制信号φ1为采样相时序，φ2为建立相时序。在采样相，由于电容C1和C2在上一阶段控制信号φ2的作用下对应存储有基准信号V_REF1和V_REF2，因此当控制信号φ1为高电平时，输入信号V_IP和V_IN对应传输到电容C1和C2上后，此时电容C1获得该输入信号V_IP与基准信号V_REF1的电压差，电容C2获得输入信号V_IN与基准信号V_REF2的电压差，并且这两个电压差被传输给预放大器进行放大，再将放大后的电压差传输至锁存器的输入端，当控制信号φ1到达下降沿时，锁存器将该放大后的电压差作为比较器的输出结果，传输给流水线ADC；当控制信号φ2到达上升沿，流水线ADC中残差放大器可以很快开始建立，与此同时基准信号V_REF1和V_REF2被再次对应采集到电容C1和C2。与双电容架构的比较器相比，单电容架构的比较器不存在电荷重分布延迟和预放大器传输延迟，因而可以提高比较器的传输速率。

虽然单电容架构的比较器的传输速率相对较高，可以提高流水线ADC的转换速率，但是单电容架构的比较器在采样相，输入信号到锁存器输入端(V_IP与V_LN，或V_IN与V_LP)之间的采样网络已经构成了一个二阶系统，针对只包括开关电阻和采样电容的流水线MDAC采样网络，其属于一阶系统，两者在配合使用时存在带宽失配的问题。

发明内容

本发明提供一种适用于高速流水线ADC的比较器电路，以解决目前单电容架构的电容器与流水线ADC配合使用时可能存在的带宽失配问题。