[发明专利]一种控制系统和可编程逻辑器件的通信方法

说明书

本发明公开了一种控制系统，本控制系统中的处理器和可编程逻辑器件采用I2C总线进行通信，I2C总线只有两根信号线，信号线的数量较少，相比于具有三种信号线的总线而言，能够减少对处理器和可编程逻辑器件的I/O资源的占用，可以降低跨单板走线的难度。而且，I2C总线基于时钟同步通信，每个连接到I2C总线的可编程逻辑器件均可接收处理器通过I2C总线给自身发送的数据，也可以通过I2C总线向处理器发送数据，控制方式较为简单。当控制系统挂载多个可编程逻辑器件时，系统软件无需为每个可编程逻辑器件分配彼此不重复的地址空间，可移植性和可扩展性均可进一步提高。此外，本发明还公开了一种可编程逻辑器件的通信方法，效果如上。

技术领域

本发明涉及数字电子系统领域，特别涉及一种控制系统和可编程逻辑器件的通信方法。

背景技术

控制系统广泛应用于数字电子系统中，一般均包括处理器和可编程逻辑器件。

在现有控制系统中，处理器采用并行的local bus总线与可编程逻辑器件进行通信。local bus总线包括数据线、地址线和控制线，是一种信号线数量较多的总线，不仅会占用处理器和可编程逻辑器件较多的I/O资源，而且也给跨单板远距离走线带来困难，甚至于，在走线较为复杂的情况下，影响总线信号质量。另外，现有控制系统在挂载多个可编程逻辑器件的时候，需要系统软件预先为每个可编程逻辑器件分配彼此不重复的地址空间，可移植性和可扩展性较差。

因此，如何减少总线占用的I/O资源和降低跨单板远距离走线的难度是本领域技术人员目前需要解决的技术问题。

发明内容

本发明的目的是提供一种控制系统和可编程逻辑器件的通信方法，能够减少总线占用的I/O资源和降低跨单板远距离走线的难度。

为了解决上述技术问题，本发明提供的一种控制系统，包括控制系统本体，所述控制系统本体包括处理器和可编程逻辑器件，所述处理器内置有I2C控制器，且采用I2C总线与所述可编程逻辑器件连接。

优选地，所述可编程逻辑器件具体为CPLD。

优选地，所述CPLD设置有256个8位寄存器。

优选地，所述可编程逻辑器件具体为FPGA。

为了解决上述技术问题，本发明还提供的一种可编程逻辑器件的通信方法，基于上述任一种控制系统，包括：

处理器利用I2C控制器通过I2C总线发送携带有目标地址的访问请求；

可编程逻辑器件识别所述目标地址，并与自身的从设备地址进行比对；

所述从设备地址与所述目标地址相同的可编程逻辑器件响应所述访问请求；

其中，所述从设备地址是预先为所述可编程逻辑器件设置的。

优选地，预先为所述可编程逻辑器件设置所述从设备地址具体包括：

读取所述可编程逻辑器件指定外部引脚的当前配置状态；

依据预设的配置状态与从设备地址的对应关系确定与所述当前配置状态对应的当前从设备地址；

将所述当前从设备地址设置为所述可编程逻辑器件的从设备地址。

优选地，所述访问请求具体包括读请求和写请求。

优选地，所述可编程逻辑器件响应所述读请求具体为：

所述可编程逻辑器件通过I2C总线向所述处理器发送目标寄存器中的数据；

其中，所述目标寄存器为自身地址与所述读请求中的目标寄存器地址相同的寄存器。

优选地，所述可编程逻辑器件响应所述写请求具体为：