[发明专利]验证实现整数除法器的硬件设计的方法、系统和介质

说明书

本申请涉及验证实现整数除法器的硬件设计的方法、系统和介质。验证用于实现整数除法器的集成电路硬件设计的计算机实现方法，整数除法器接收分子N和分母D并输出商q和余数r。该方法包括：(a)验证基本特性对于集成电路硬件设计为真，(b)在形式上验证一个或更多个范围缩减特性对于集成电路硬件设计为真。基本特性验证集成电路硬件设计将响应于非负输入对的子集中的任何输入对N、D生成正确输出对q、r。一个或更多个范围缩减特性验证：如果集成电路硬件设计将响应于非负输入对N、D生成输出对q、r，则集成电路硬件设计将响应于另一非负输入对N′、D生成与q和r具有预定关系的输出对q′、r′，其中，N和N′具有一个或更多个预定关系中的一个。

技术领域

本公开涉及对用于实现整数除法的集成电路硬件设计的形式验证。

背景技术

参照图1，用于实现整数除法的集成电路100(在此可以被称为整数除法器)接收分子N和分母D作为输入，(经由硬件逻辑)执行N除以D(即，)的运算，并输出该运算的商q和余数r，其中，N＝D*q+r、|r|＜|D|，并且N、D、q以及r是整数。如本领域技术人员所知的，当分子N和分母D都为正时，商q是在减法结果为负数之前分母D可以从分子N中减去的次数；而余数r是在从分子N中减去分母D的商数q倍之后剩余的量。例如，如果分子N是26，并且分母D是11，那么运算的商q是2，并且余数r是4。

为了生成用于实现整数除法的集成电路100，生成了描述用于实现整数除法的集成电路的结构和功能的集成电路硬件设计。然后对该集成电路硬件设计进行测试或验证，以确保按照该集成电路硬件设计制造的集成电路将按预期运转。一旦该集成电路硬件设计被验证，就将该集成电路硬件设计在集成电路制造系统处加以处理，以生成根据该集成电路硬件设计的集成电路。

集成电路硬件设计例如可以通过形式验证或基于模拟的验证来进行验证。形式验证是一个系统性处理，其使用集成电路设计和数学推理的数学模型来验证集成电路硬件设计。与此相反，基于模拟的验证是通过对集成电路硬件设计的实例化(instantiation)应用激励(stimuli)并且响应于该激励监测该集成电路硬件设计的实例化的输出来测试集成电路硬件设计的处理。

与基于模拟的验证相比，形式验证可以改进可控性。当彻底模拟硬件设计所需的模拟测试信号或矢量的数量变得难以管理时，发生低可控性。例如，32位比较器需要2⁶⁴个测试矢量(例如，激励)。这将需要数百万年来通过基于模拟的验证进行详尽验证。通过执行形式验证，32位比较器可以在不到一分钟的时间内被验证。

虽然形式验证可以提供超过基于模拟的验证的优势，但用于实现整数除法的集成电路硬件设计已经很难利用形式验证来验证。

下面描述的实施方式仅通过示例的方式来提供，并非限制解决验证用于实现整数除法的集成电路硬件设计的已知方法和系统的任何或全部缺点的实现。

发明内容

提供该发明内容，以按简化形式介绍选择的概念，其在下面详细描述中进一步描述。本发明内容不是旨在标识所要求保护的主旨的关键特征或基本特征，也不是旨在被用于限制所要求保护的主旨的范围。

在此描述了验证用于实现整数除法器的集成电路硬件设计的方法，其中，该整数除法器被配置成接收分子N和分母D并输出商q和余数r。该方法包括以下步骤：(a)验证基本特性对于所述集成电路硬件设计为真；并且(B)在形式上验证一个或更多个范围缩减特性对于所述集成电路硬件设计为真。所述基本特性被配置成，验证用于实现整数除法器的所述集成电路硬件设计的实例化将响应于非负输入对的子集中的任何输入对N、D生成正确输出对q、r。所述一个或更多个范围缩减特性被配置成验证：如果用于实现整数除法器的所述集成电路硬件设计的实例化将响应于非负输入对N、D生成输出对q、r，则用于实现整数除法器的所述硬件设计的实例化将响应于输入对N′、D生成与q和r具有预定关系的输出对q′、r′，其中，N和N′具有一个或更多个预定关系中的一个。