[发明专利]时间数字转换器和转换方法

权利要求书

1.一种时间数字转换器装置，包括：

环形振荡器(RO)，其具有多个反相元件(I)，每个反相元件(I)提供一个逻辑状态；

第一计数器(CT0)，其耦合至所述环形振荡器(RO)，并且被配置为如果在反相元件(I)中的一个反相元件(I)处存在正边沿转变则递增第一计数器值(C0)；

第二计数器(CT1)，其耦合至所述环形振荡器(RO)，并且被配置为如果在反相元件(I)中的所述一个反相元件(I)处存在负边沿转变则递增第二计数器值(C1)；

存储元件(STO0)，其被配置为存储所述第一计数器数值(C0)、所述第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态；以及

解码器(DEC0)，其耦合至所述存储元件(STO0)，并且被配置为基于对所存储逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为有效值，并且基于所述有效值和所存储的逻辑状态输出总计数器数值(COUT)。

2.根据权利要求1所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于对所存储的逻辑状态的组合的估计来选择所述有效值。

3.根据权利要求1所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于对所存储的逻辑状态的组合内的传播边沿的位置的确定来选择有效值。

4.根据权利要求2或3所述的时间数字转换器装置，其中，所述解码器(DEC0)被配置为基于所存储的逻辑状态的数字表示以及所述有效值或者根据所存储的逻辑状态的组合而被减1或加1的有效值的倍数来计算所述总计数器数值(COUT)。

5.根据权利要求1至3之一所述的时间数字转换器装置，还包括耦合在所述存储元件(STO0)和所述解码器(DEC0)之间的稳态元件，所述稳态元件配置为清除所存储的数值和状态的亚稳态条件。

6.根据权利要求1至3之一所述的时间数字转换器装置，还包括：

另外的存储元件(STO1)，其配置为存储所述第一计数器数值(C0)、第二计数器数值(C1)以及所述多个反相元件(I)的逻辑状态；和

另外的解码器(DEC1)，其耦合至所述另外的存储元件(STO1)，并且被配置为基于对存储在所述另外的存储元件(STO1)中的逻辑状态的估计来选择所述第一计数器数值和第二计数器数值(C0,C1)之一作为第二有效值，并且基于所述第二有效值以及存储在所述另外的存储元件(STO1)中的逻辑状态来输出另外的总计数器数值；以及

第一差分元件；其中

所述存储元件是起始存储元件(STO0)，其中，存储由起始信号所触发；

所述另外的存储元件(STO1)是第一停止存储元件(STO1)，其中，存储由第一停止信号所触发；

所述解码器是输出所述总计数器数值作为起始数值的起始解码器(DEC0)；

所述另外的解码器是输出所述另外的总计数器数值作为第一停止数值的第一停止解码器(DEC1)；并且

所述第一差分元件被配置为确定所述第一停止数值和所述起始数值之间的第一差值。

7.根据权利要求6所述的时间数字转换器装置，还包括具有多个直方图区间的直方图块(HIST)，所述直方图块(HIST)被配置为递增根据所述第一差值所选择的直方图区间之一的数值。