[发明专利]在基于处理器的系统中提供经扩展动态随机存取存储器突发长度

说明书

公开在基于处理器的系统中提供经扩展动态随机存取存储器DRAM突发长度。一方面，一种基于处理器的系统包含提供4位宽数据存取(“x4”)和128位内部数据预取的DRAM电路(例如，安置在公共x4/x8裸片上)。当在x4模式中操作时，所述DRAM电路经配置以提供32位的经扩展DRAM突发长度(“BL32”)。所述DRAM电路从以通信方式耦合到所述DRAM电路的存储器控制器接收存储器读取请求，预取128位数据，并响应于所述存储器读取请求将所有所述128位所获取数据返回到所述存储器控制器。在一些方面，所述DRAM电路还可从所述存储器控制器接收包含128位写入数据的存储器写入命令，并将所述128位写入数据写入到存储器，而无需执行读取/修改/写入RMW操作。

相关申请的交叉引用

本申请主张2017年11月29日申请且名称为“在基于处理器的系统中提供经扩展动态随机存取存储器突发长度(PROVIDING EXTENDED DYNAMIC RANDOM ACCESS MEMORY(DRAM)BURST LENGTHS IN PROCESSOR-BASED SYSTEMS)”的第15/825,724号美国专利申请的优先权，所述专利申请主张2016年12月1日申请且名称为“在基于处理器的系统中提供经扩展动态随机存取存储器突发长度(PROVIDING EXTENDED DYNAMIC RANDOM ACCESSMEMORY(DRAM)BURST LENGTHS IN PROCESSOR-BASED SYSTEMS)”的第62/428,638号美国临时专利申请的优先权，前述申请的内容以全文引用的方式并入本文中。

技术领域

本公开的技术大体上涉及基于处理器的系统的存储器系统，并且具体地说，涉及动态随机存取存储器(DRAM)中的存储器突发长度。

背景技术

动态随机存取存储器(DRAM)是一种其中数据的个别位使用在存储器电路内包括一个晶体管和一个电容器的一对存储的计算机存储器的普遍形式。双倍数据速率(DDR)存储器是一类通过在时钟信号的上升和下降边沿两者上启用数据传递来提供高数据传递速率的DRAM，由此使给定时钟频率下的数据总线带宽加倍。联合电子元件技术委员会(JEDEC)已建立多代DDR存储器的规范，包含DDR1、DDR2、DDR3和DDR4，其中DDR5的规范即将出现。

DRAM电路可使用提供四(4)个或八(8)个数据引脚(在本文中分别被称作“x4”或“4位宽”和“x8”或“8位宽”)用于输入和输出的公共裸片来实施。可传入和传出DRAM电路的数据量是使用中数据引脚的数目和DRAM电路的“突发长度”的函数。如本文中所使用，“突发长度”是指可通过每一数据引脚作为单个传输单元(“突发”)传输的数据的位的数目。因此，例如，DRAM突发长度为16(BL16)的x4DRAM电路可一次传递64位数据(即，四(4)个数据引脚中的每一个传递16位数据)，而BL16的x8DRAM电路可一次传递128位数据(即，八(8)个数据引脚中的每一个传递16位数据)。

因为可以使用公共裸片来实施x4和x8DRAM电路，所以基于公共裸片的DRAM电路可经配置以在内部执行128位数据的预取以供所有外部读取和写入，而不管在单个存储器操作中实际可传输的位的数目是多少。这可以为BL16的x8DRAM电路提供最佳性能，但是可能会导致使用BL16的x4DRAM电路的有效性能和功率消耗变差。举例来说，x4DRAM电路的存储器读取操作需要DRAM电路获取128位数据，使用错误校正码(ECC)校正任一个位错误，向存储器控制器提供所获取数据的64位子集，并舍弃所获取数据的其它64位。对于存储器写入操作，仅64位写入数据被DRAM电路接收以写入到存储器。然而，DRAM电路仍然必须在内部获取128位数据，执行错误校正，将64位写入数据合并到128位所获取数据中，重新计算128位数据的ECC，最后将所有数据写回到存储器。这一系列操作需要通过DRAM电路来执行读取/修改/写入(RMW)操作，这在计算资源和功率消耗方面可能较为昂贵。因此，希望为实施于公共x4/x8裸片上的x4DRAM电路提供更高效的机制以执行存储器读取和写入操作。

发明内容