[发明专利]采用介电材料层以向沟道区域施加应力的鳍式场效应晶体管(FET)(FINFET)

说明书

公开了采用介电材料层以向沟道区域施加应力的鳍式场效应晶体管(FET)(FinFET)。在一个方面中，提供的FinFET包括衬底和设置在衬底上方的鳍。鳍包括源极、漏极以及位于源极和漏极之间的沟道区域。栅极设置在沟道区域周围。为了向沟道区域施加应力，第一介电材料层设置在衬底上方且与鳍的一侧相邻。第二介电材料层设置在衬底上方且与鳍的另一侧相邻。介电材料层沿着包括沟道区域的鳍施加应力。由介电材料层施加的应力的等级不依赖于每个层的体积。

优先权声明

本申请要求于2016年9月15日提交的标题为“FIN FIELD EFFECT TRANSISTORS(FETs)(FINFETs)EMPLOYING DIELECTRIC MATERIAL LAYERS TO APPLY STRESS TOCHANNEL REGIONS”的美国专利申请第15/266,840号的优先权，其全部内容通过引证并入本文。

技术领域

本公开的技术总体上涉及鳍式场效应晶体管(FET)(FinFET)，并且具体涉及向FinFET的沟道区域施加应力。

背景技术

晶体管是现代电子设备的主要部件。在许多现代电子设备中的集成电路(IC)中采用大量晶体管。例如，诸如中央处理单元(CPU)和存储器系统的部件均采用大量的晶体管用于逻辑电路和存储器件。

随着电子设备的功能变得更加复杂，需要在这种设备中包括更大量的晶体管。然而，由于要求在越来越小的封装中(诸如在移动设备中)设置电子设备，需要在更小的IC芯片中提供更大量的晶体管。晶体管数量的增加部分通过小型化IC中的晶体管的持续努力来实现(即，在相同的空间量中放置越来越多的晶体管)。具体地，IC的节点尺寸通过IC中的最小金属线(例如，65纳米(nm)、45nm、28nm、20nm等)的减小来缩减。因此，平面晶体管的栅极长度也缩减，从而减小了晶体管的沟道长度和互连。平面晶体管中减小的沟道长度具有增加驱动强度(即，增加漏极电流)和提供更小寄生电容来使得减小电路延迟的优势。然而，随着平面晶体管中的沟道长度减小而使沟道长度接近类似于耗尽层宽度的幅度，会发生劣化性能的短沟道效应(SCE)。更具体地，平面晶体管中的SCE引起电流泄露的增加、阈值电压的下降和/或阈值电压衰减(即，较短栅极长度处降低的阈值电压)。

关于这点，为了解决缩减晶体管中的沟道长度同时避免或缓解SCE的需求，开发了作为平面晶体管的备选的晶体管设计。一种这样的备选晶体管设计包括鳍式场效应晶体管(FET)(FinFET)，其经由由衬底形成的“鳍”提供导通沟道。材料在鳍周围包裹，以形成器件的栅极。例如，图1示出了示例性FinFET 100。FinFET 100包括衬底102和由衬底102形成的鳍104。氧化物层106包括在鳍104的任一侧上。FinFET 100包括通过鳍104互连的源极108和漏极110，使得鳍104的内部部分用作源极108和漏极110之间的传导沟道112。鳍104被“包裹式”栅极114环绕。栅极114的包裹式结构在沟道112之上提供了更好的静电控制，由此帮助减小泄露电流并克服其他SCE。