[发明专利]数据高速缓存区域预取器

说明书

当数据高速缓存未命中发生时，数据高速缓存区域预取器创建区域。每个区域包括邻近每个数据高速缓存未命中的预定范围的数据线路，并且用相关联的指令指针寄存器(RIP)标记。所述数据高速缓存区域预取器比较后续存储器请求与每个现有区域的所述预定范围的数据线路。对于每个匹配，所述数据高速缓存区域预取器设置访问位，并且试图基于所述所设置的访问位来识别伪随机访问模式。所述数据高速缓存区域预取器使适当计数器递增或递减以追踪所述伪随机访问模式发生的频率。如果所述伪随机访问模式频繁发生，那么下次使用相同RIP和模式处理存储器请求时，所述数据高速缓存区域预取器针对所述RIP根据所述伪随机访问模式预取所述数据线路。

相关申请的交叉引用

本申请要求2016年8月19日提交的美国临时申请No.62/377,314、2016年10月13日提交的美国专利申请No.15/292,777和2016年11月25日提交的欧洲申请No.EP16200806.4的权益，所述申请以引用方式并入本文，就像在本文完整阐述一样。

背景技术

许多处理设备利用高速缓存来减少访问存储器中存储的信息所需要的平均时间。高速缓存是存储预期将会相对频繁使用的指令或数据的副本的较小且较快速的存储器。例如，中央处理单元(CPU)是一类使用高速缓存的处理器，它们通常与高速缓存或高速缓存存储器元件的分级结构相关联。诸如图形处理单元的其他处理器也实现高速缓存系统。预期将由CPU使用的指令或数据从(相对较大且较慢的)主存储器移动到高速缓存中。当CPU需要读取或写入主存储器中的位置时，CPU首先检查所要存储器位置的副本是否包括在高速缓存存储器中。如果这个位置包括在高速缓存中(高速缓存命中)，那么CPU可对高速缓存位置中的副本执行读取或写入操作。如果这个位置不包括在高速缓存中(高速缓存未命中)，那么CPU需要访问主存储器中存储的信息，并且在一些情况下，所述信息可从主存储器复制并添加到高速缓存。高速缓存的适当配置和操作可将存储器访问的平均延迟减少低于主存储器延迟且接近高速缓存延迟的值。

预取器用于高速缓存中线路中的信息被请求之前填充这些线路。预取器监测与处理器上运行的应用程序相关联的存储器请求，并且使用所监测的请求来确定或预测处理器有可能访问存储器区域中特定序列的存储器地址，其中存储器区域中所述特定序列的存储器地址通常称为流。预取器追踪多个流并且针对不同流独立地预取数据。

附图说明

通过以下举例给出的描述结合附图可以得到更详细的理解，附图中：

图1是根据某些具体实施的使用数据高速缓存区域预取器的系统的高阶框图；

图2是根据某些具体实施的数据高速缓存区域预取器的高阶框图；

图3是根据某些具体实施的用于数据高速缓存区域预取器的线路条目表结构中线路条目的框图和流程图；

图4是根据某些具体实施的数据高速缓存区域预取器中区域历史表结构的流程图；

图5A1、5A2和5B是根据某些具体实施的与数据高速缓存区域预取器一起使用的方法的实例流程图；以及

图6是可实现一个或多个公开具体实施的实例设备的框图。

具体实施方式

本文描述一种数据高速缓存区域预取器。数据高速缓存区域预取器组织由程序生成的高速缓存访问模式(例如，响应于加载或存储指令)，并且发出预取请求以将数据从主存储器拷贝到预计未来可能请求所述数据的数据高速缓存。具体地，数据高速缓存区域预取器试图检测在给定指令访问数据线路之后初始访问数据线路的预定范围内的其他数据线路随后被访问的模式。包括初始访问数据线路的数据线路的预定范围被称为区域，并且每个区域用指令指针寄存器(RIP)标记。接着，使用与每个区域相关联的模式来通过相同RIP预取数据线路以用于后续访问。