[发明专利]可中断和可重启矩阵乘法指令、处理器、方法和系统

权利要求书

1.一种处理器，包括：

解码单元，用于对矩阵乘法指令解码，所述矩阵乘法指令用于指示第一源矩阵的第一存储器位置、用于指示第二源矩阵的第二存储器位置、并且用于指示将存储结果矩阵的第三存储器位置；以及

执行单元，与所述解码单元耦合，所述执行单元用于响应于所述矩阵乘法指令进行以下操作：

在中断之前将所述第一和第二源矩阵的部分相乘；以及

响应于所述中断而存储完成进展指示符，所述完成进展指示符用于指示在所述中断之前将已经完成的将所述第一和第二源矩阵相乘以及将对应的结果数据存储到所述第三存储器位置中的进展的量。

2.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而存储将不在架构上被定义的所述完成进展指示符。

3.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而存储将不可由软件理解的所述完成进展指示符。

4.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于在所述中断之后所述矩阵乘法指令被恢复而进行以下操作：

接收所述完成进展指示符；以及

使用所述完成进展指示符来恢复所述第一和第二源矩阵的乘法而无需重复将在所述中断之前已经被相乘的所述第一和第二源矩阵的部分相乘。

5.如权利要求1所述的处理器，其特征在于，所述解码单元用于对所述矩阵乘法指令解码，所述矩阵乘法指令用于指示矩阵维度指示符。

6.如权利要求1所述的处理器，其特征在于，所述解码单元用于对所述矩阵乘法指令解码，所述矩阵乘法指令用于指示：所述第一源矩阵的行的数量；所述第二源矩阵的列的数量；以及以下项中的至少一个：(a)所述第一源矩阵的列的数量；和(b)所述第二源矩阵的行的数量。

7.如权利要求6所述的处理器，其特征在于，所述第一源矩阵、所述第二源矩阵、和所述结果矩阵各自将按列主格式存储在存储器中，并且所述解码单元用于对所述矩阵乘法指令解码，所述矩阵乘法指令用于指示用于包括所述第一源矩阵的较大矩阵的列之间的距离、用于包括所述第二源矩阵的较大矩阵的列之间的距离、和用于包括所述结果矩阵的较大矩阵的列之间的距离。

8.如权利要求6所述的处理器，其特征在于，所述第一源矩阵、所述第二源矩阵、和所述结果矩阵各自将按行主格式存储在存储器中，并且所述解码单元用于对所述矩阵乘法指令解码，所述矩阵乘法指令用于指示用于包括所述第一源矩阵的较大矩阵的行之间的距离、用于包括所述第二源矩阵的较大矩阵的行之间的距离、和用于包括所述结果矩阵的较大矩阵的行之间的距离。

9.如权利要求1所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而将所述第一源矩阵分解为多个片。

10.如权利要求9所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而将所述第一源矩阵分解为具有第一尺寸的多个片，并且将具有所述第一尺寸的至少一个片分解为具有小于所述第一尺寸的第二尺寸的多个片。

11.如权利要求9所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而将片中的每一个的至少两个副本存储在高速缓存中。

12.如权利要求11所述的处理器，其特征在于，所述执行单元用于响应于所述矩阵乘法指令而进行以下操作：

将所述第一源矩阵、所述第二源矩阵、和累加矩阵中的每一个分解为多个片，所述累加矩阵将初始地存储在所述第三存储器位置中；

将来自所述第一和第二源矩阵的片中的每一个的两个副本存储在所述高速缓存中；以及

将来自所述累加矩阵的片中的每一个的三个副本存储在所述高速缓存中。