[实用新型]锁定环电路

说明书

技术领域

本实用新型涉及锁定环电路(比如例如，锁相环(PLL)电路或锁频环(FLL)电路)，并且具体地涉及用在这种锁定环电路中的量程和过程补偿技术。

背景技术

数字锁相环(PLL)电路在本领域是公知的。图1示出了这种电路10的框图。电路10接收馈送至相位差检测器(PDD)12的第一输入端的基准频率信号f_基准。相位差检测器12的第二输入端接收反馈频率信号f_反馈。举例来讲，相位差检测器12可以包括继电型相位检测器(BBPD)或基于时间数字转换器(TDC)的相位检测器。这种相位检测器电路对本领域技术人员来说是公知的，如例如由Grollitsch等人在2010年《IEEE国际固态电路会议文摘技术论文(IEEE Int.Solid-State Circuits Conf.Dig.Tech.Papers)》中的“A 1.4psrms-period-jitter TDC-less fractional-N digital PLL with digitally controlled ring oscillator in 65nm CMOS(具有采用65nm CMOS的数控环形振荡器的1.4psrms周期抖动TDC更小分数N数字PLL)”中以及Weltin-Wu等人在2008年《IEEE国际固态电路会议文摘技术论文》中的“A 3GHz Fractional-N All-Digital PLL with Precise Time-to-Digital Converter Calibration and Mismatch Correction(具有精确时间数字转换器校准和失配校正的3GHz分数N全数字PLL)”中所描述的(两个文献均通过引用结合)。相位差检测器12确定基准频率信号f_基准与反馈频率信号f_反馈之间的相位差并且输出指示所测得的差的数字信号D_差。相位差检测器12的数字输出由数字低通滤波器(LPF)电路14进行滤波，该数字低通滤波器电路生成数字控制信号D_控制。数模转换器(DAC)电路16将数字控制信号D_控制转换为模拟控制信号A_控制。振荡器(OSC)电路18(比如例如，流控振荡器(CCO)或压控振荡器(VCO))的控制输入端接收模拟控制信号A_控制并且生成输出时钟信号f_输出，该输出时钟信号的频率Fco取决于模拟控制信号A_控制的幅值。振荡器电路18可以例如包括被模拟控制信号A_控制偏置的环形振荡器电路。除法器电路(/N)20对输出时钟信号f_输出进行N次分频以生成反馈频率信号f_反馈，该反馈频率信号与基准频率进行比较以控制环路操作。环路电路因此操作以使输出时钟信号的相位锁定至基准频率信号f_基准的相位，其中，输出时钟信号的频率是基准频率信号f_基准的整数倍(N)。

数字低通滤波器电路14可以例如包括具有比例增益β和积分增益α的二阶滤波器。带宽补偿(BC)电路22响应于数字信号D_差对β和α的值进行更新以维持PLL的恒定带宽。此补偿技术由Joshi等人在2016年IEEE电路和系统汇刊II：快速简报(IEEE Transactions on Circuits and Systems II:Express Briefs)的“Bandwidth Compensation Technique for Digital PLL(用于数字PLL的带宽补偿技术)”(通过引用结合)中给出教导。