[实用新型]算力板每组芯片级联通信控制装置

说明书

技术领域

本实用新型涉及通信领域，且特别涉及一种算力板每组芯片级联通信控制装置。

背景技术

在算力板设计方面，由于每组芯片的电流很大，需要的组数很多，因此，每组芯片供电通过串联的方式级联下去。这种供电方式将使得后一级算力芯片的参考地电压等于前一级算力芯片的CORE电压(处理器电压)，使得组与组之间的参考地之间存在电势差。同样的，各组之间相同类型的电压也存在等量的电势差，从而使得组与组之间通信接口的峰峰值也存在等量的电势差，芯片组之间无法正常通信，芯片接口容易被烧坏。

实用新型内容

本实用新型为了克服现有技术的不足，提供一种参考电压不等势的情况下能保证相邻算力芯片组之间接口正常通信的算力板每组芯片级联通信控制装置。

为了实现上述目的，本实用新型提供一种算力板每组芯片级联通信控制装置包括前一级算力芯片、后一级算力芯片、至少一个二极管和至少一个上拉电阻。后一级算力芯片结构与前一级算力芯片相同且与前一级算力芯片相串联，两者之间进行串行通信。至少一个二极管反向串联在前一级算力芯片向后一级算力芯片传输信号的通信线路上。至少一个上拉电阻分别与前一级算力芯片向后一级算力芯片传输信号的通信线路相连接。

于本实用新型一实施例中，算力板每组芯片级联通信控制装置还包括多个电容，多个电容一一对应的并联在多个二极管的两端。

于本实用新型一实施例中，前一级算力芯片向后一级算力芯片传输信号的通信线路具有三条，分别为通信时钟信号通信线路、数据信号通信线路和CORE时钟信号通信线路，算力板每组芯片级联通信控制装置包括分别设置上三条通信线路上的三个上拉电阻。

于本实用新型一实施例中，与上拉电阻相连接的电压等于后一级算力芯片的接口电压。

于本实用新型一实施例中，二极管的数量为多个，分别反向串联在前一级算力芯片和后一级算力芯片之间传输信号的通信线路相；

于本实用新型一实施例中，算力板每组芯片级联通信控制装置还包括至少一个下拉电阻，至少一个下拉电阻与后一级算力芯片向前一级算力芯片传输信号的通信线路相连接。

于本实用新型一实施例中，与下拉电阻相连接的电压等于前一级算力芯片的参考地电压。

于本实用新型一实施例中，所述多个二极管均为肖特基二极管。

综上所述，本实用新型提供的算力板每组芯片级联通信控制装置通过在前一级算力芯片向后一级算力芯片传输信号的每一条通信线路上增加一个反向串联二极管和一个上拉电阻，当前一级算力芯片向后一级算力芯片输出高电平时，二极管反向截止，上拉电阻将信号上拉至高电平，后一级算力芯片接收到高电平，而当前一级算力芯片输出低电平时，二极管导通，后一级算力芯片接收到低电平，两者之间在参考电势不相等的情况下实现正常通信。

为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为本实用新型一实施例提供的算力板每组芯片级联通信控制装置的电路原理图。

具体实施方式

在传统的算力板中，串联的供电方式使得算力板的每组芯片之间相同的电压存在等量的电势差，该电势差将会使得后一级算力芯片的逻辑值发生错误，从而导致每组芯片之间无法正常通信。有鉴于此，本实用新型提供一种在参考电势不相等的情况下仍能实现正常通信的算力板每组芯片级联通信控制装置。

如图1所示，本实施例提供的算力板每组芯片级联通信控制装置包括前一级算力芯片1、后一级算力芯片2、至少一个二极管3和至少一个上拉电阻4。后一级算力芯片2结构与前一级算力芯片1相同且与前一级算力芯片1相串联，两者之间进行串行通信。至少一个二极管2反向串联在前一级算力芯片1向后一级算力芯片2传输信号的通信线路上。至少一个上拉电阻4分别与前一级算力芯片1向后一级算力芯片2传输信号的通信线路相连接。

图1中，VDDn为前一级算力芯片的CORE电压，VDDIOn为前一级算力芯片的接口电压，VDDn-1为前一级算力芯片的参考地电压；VDDn+1为后一级算力芯片的CORE电压，VDDIO n+1为后一级算力芯片的接口电压。