[实用新型]双存储器加载电路及工业光网络单元终端设备有效
申请号: | 201720144449.4 | 申请日: | 2017-02-17 |
公开(公告)号: | CN206575435U | 公开(公告)日: | 2017-10-20 |
发明(设计)人: | 陶祥;徐波波;梅永洪 | 申请(专利权)人: | 杭州晨晓科技股份有限公司 |
主分类号: | H04L12/24 | 分类号: | H04L12/24;H04Q11/00;H04B10/25 |
代理公司: | 广东广信君达律师事务所44329 | 代理人: | 杨晓松,杨冬玲 |
地址: | 310000 浙江省*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 存储器 加载 电路 工业 网络 单元 终端设备 | ||
技术领域
本实用新型涉及通信领域,尤其涉及一种通信设备电路。
背景技术
ONU(光网络单元)是GEPON(千兆无源光网络)系统的用户侧设备,通过EPON(无源光纤网络)用于终结从OLT(光线路终端)传送来的业务。与OLT配合,ONU可向相连的用户提供各种宽带服务。如Internet surfing,VoIP,HDTV,VideoConference等业务。ONU作为FTTx应用的用户侧设备,是“铜缆时代”过渡到“光纤时代”所必备的高带宽高性价比的终端设备。GEPON ONU作为用户有线接入的终极解决方案,在将来NGN(下一代网络)整体网络建设中具有举足轻重的作用。
现有技术中的ONU设备是基于FPGA现场可编程门阵列设计,对于工业光网络单元终端设备,在设备运行可靠性方面具有较高的要求,但现有技术中的光网络单元终端设备存在一些不足:基于FPGA设计的ONU设备,由于FPGA自身无法储存逻辑配置文件,需要配置一片非挥发性储存器(如SPI Flash芯片)来存储配置文件,但是现有技术中的设备配置的是单一Flash芯片,在配置文件升级过程中可能发生掉电或者升级错误等问题,就会影响设备工作,此时只能返厂进行维修。
实用新型内容
本实用新型是为了克服现有技术中光网络单元终端设备的上述不足之处,提供应用双存储器设计,解决配置文件升级错误导致设备不可用问题的双存储器加载电路及工业光网络单元终端设备。
为实现上述目的,本实用新型采用以下技术方案:
本实用新型提供一种双存储器加载电路,包括FPGA模块、第一存储器、第二存储器和片选切换电路,所述第一存储器,用于存储基本配置文件;所述第二存储器,用于更新升级配置文件;第一存储器和第二存储器通过片选切换电路连接FPGA模块的片选接口,片选切换电路用于在FPGA模块上电时从第一存储器加载配置文件,在第二存储器内部配置文件配置正确后,加载第二存储器。
作为优选,片选切换电路包括第一复位芯片、第二复位芯片、带有异步复位功能的D触发器、逻辑门电路,第一复位芯片连接FPGA模块的CS0管脚,D触发器连接第一复位芯片,D触发器通过逻辑门电路连接第一存储器和第二存储器,第二复位芯片连接FPGA模块的PROG管脚。
作为优选,所述的逻辑门电路包括一个与非门电路、第一或门电路和第二或门电路,D触发器输出端连接第一或门电路输入端,第一或门电路输出端连接第一存储器,D触发器输出端同时连接与非门电路输入端,与非门电路输出端连接第二或门电路输入端,第二或门输出端连接第二存储器,第一或门电路和第二或门电路的输入端还连接FPGA模块的片选管脚。
作为优选,第一复位芯片的/MR管脚接入FPGA模块的CS0_SET信号,第一复位芯片RST管脚连接D触发器的MR管脚,D触发器的CP管脚连接FPGA模块的时钟管脚;D触发器的Q管脚连接第一或门电路和与非门电路;第二复位芯片的/MR管脚接入FPGA模块的PROG_ST信号,第二复位芯片的RST管脚连接FPGA模块的PROG管脚。
作为优选,第一复位芯片和第二复位芯片采用MAX811芯片,D触发器采用74LVC1G175芯片。
作为优选,所述的第一存储器和第二存储器使用SPI Flash芯片。
本实用新型同时提供一种工业光网络单元终端设备,其特征是,包括FPGA模块,所述FPGA模块设置权利要求1至6任一项所述的一种双存储器加载电路。
本实用新型通过设置第一存储器用于存储基本配置文件,在设备开启后完成与上联OLT通信,切换片选和开启重新加载的简单配置以及校验加载文件正确性并访问SPI等基本功能,由于第一存储器中的配置文件不会更新和更改,可使设备具备基本的管理和通信能力。而第二存储器则用于更新配置文件,电路在CRC校验无误之后,加载第二存储器使用更新后的配置进行正常使用。由于采用上述双存储器的电路设计,设备开启或配置升级过程中不会直接加载升级后的配置文件,而只有在第二存储器校验无误后才会加载,由此可以有效避免升级错误造成的设备不可用问题。
附图说明
图1为本实用新型的电路原理图。
图2为本实用新型的功能时序图。
图中:1 FPGA模块;2第一存储器;3第二存储器;4第一复位芯片;5第二复位芯片;6 D触发器;7与非门电路;8第一或门电路;9第二或门电路。
具体实施方式
下面结合附图和具体实施方式对本发明做进一步描述。
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