[发明专利]轻量级、低开销调试总线

说明书

根据一个一般方面，装置可以包括互连总线、互连到调试总线接口和调试总线。互连总线可以被配置为在处理器的正常操作期间连接和管理组合逻辑块，并且与核心时钟同步进行操作。互连到调试总线接口可以被配置为转换互连总线和调试总线之间的通信。调试总线可以包括多个调试包装电路，该多个调试包装电路以菊花链方式布置以用于单向通信并且被配置为与核心时钟同步进行操作。多个调试包装电路中的每一个可以被配置为：识别相应调试包装电路是否被调试总线激活，从相应组合逻辑块接收非侵入式输入，以及将来自相应组合逻辑块的非侵入式输入放置在调试总线上。

对相关申请的交叉引用

本申请根据要求于2016年12月21日提交的、题为“A LIGHTWEIGHT,LOW OVERHEADDEBUG BUS”的第62/437,530号临时专利申请的优先权。该较早提交的申请的主题通过引用并入于此。

技术领域

本说明书涉及针对调试(DFD)的设计，并且更具体地，涉及一种轻量级、低开销调试总线。

背景技术

有时被称为可视化处理单元(VPU)的图形处理单元(GPU)是下述专用电子电路：其被设计为快速操纵和改变存储器，以加速意图输出到显示设备的、帧缓冲器中的图像的创建。GPU有时用于嵌入式系统、移动电话、个人计算机、工作站和游戏机。有时，它们是独立的集成电路，有时它们被并入更大的设备中，诸如片上系统(SoC)。当代GPU在操纵计算机图形和图像处理方面非常有效，并且它们的高度并行结构使得它们比通用CPU更加高效地用于并行处理大数据块的程序。

用于测试或设计可测性的设计(DFT)包括集成电路(IC)设计技术，其为硬件产品设计添加可测试性特征。添加的特征使得更容易开发并且向所设计的硬件应用制造测试。通常，制造测试的目的是验证产品硬件不包含可能对产品的正确运作产生不利影响的制造缺陷。

除了对于制造“可行/不可行(go/no go)”测试有用以外，该特征还可以用于“调试”芯片设计。在这种语境下，芯片在正常模式或运作模式下运行(例如，计算机或移动电话芯片可以执行汇编语言指令)。在任何时候，芯片可以被重新配置为“测试模式”。此时，可以通过使用DFT特征将完整或部分内部状态转储(dump out)或设置为任何期望值。DFT辅助调试的另一个用途包括在初始状态中扫描所有存储器元件，并且然后返回到运作模式进行系统调试。优点是使系统处于已知状态，而不经历许多时钟周期。这种DFT特征的使用以及时钟控制电路是逻辑设计的一个相关子分支，被称为“针对调试的设计”或“针对可调试性”(DFD)的设计”。

发明内容

根据一个一般方面，一种装置可以包括互连总线、互连到调试总线接口和调试总线。互连总线可以被配置为在处理器的正常操作期间连接和管理组合逻辑块，并且与核心时钟同步进行操作。互连到调试总线接口可以被配置为转换(translate)互连总线和调试总线之间的通信。调试总线可以包括多个调试包装电路，该多个调试包装电路以菊花链方式布置以用于单向通信并且被配置为与核心时钟同步进行操作。多个调试包装电路中的每一个可以被配置为：识别相应调试包装电路是否被调试总线激活，从相应组合逻辑块接收非侵入式输入，以及将来自相应组合逻辑块的非侵入式输入放置在调试总线上。

根据另一个一般方面，一种方法可以包括：经由互联总线发送调试命令，该互联总线被配置为在处理器的正常操作期间连接和管理组合逻辑块，并且与核心时钟同步进行操作。该方法可以包括在互连总线和调试总线之间转换调试命令。调试总线可以包括多个调试包装电路，该多个调试包装电路以菊花链方式布置以用于单向通信并且与核心时钟同步进行操作。所述方法还可以包括响应于调试命令，将来自所选择的调试包装电路的数据放置在调试总线上。该方法还可以包括经由互连总线返回数据。