[发明专利]一种低抖动、快速锁定的CMOS时钟占空比调整电路

说明书

本发明公开了一种低抖动、快速锁定的CMOS时钟占空比调整电路，该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。本电路基于DLL的原理，只对时钟下降沿进行调制，通过对输入时钟信号边沿的检测从而通过反馈回路对输入时钟信号下降沿进行延迟控制，从而得到50％占空比的时钟输出信号。最突出的特点就是低抖动，快速锁定，从而大幅降低电路复杂度。

技术领域

本发明涉及集成电路设计领域，具体是一种低抖动、快速锁定的CMOS时钟占空比调整电路，基于SMIC 0.18um CMOS工艺设计实现，主要应用于高速高精度的流水线ADC。

背景技术

无线通信技术和集成电路工艺的快速发展对ADC(模数转换器)的速度和精度提出了新的要求。流水线结构的ADC凭借其特有的优势在高速高精度领域受到广泛青睐。

流水线ADC是一个时控系统，其必须严格按照时序进行信号采样和模数转换。其中，时钟信号的上升沿控制着ADC的采样和偶数级的量化，下降沿控制信号的保持和奇数级的量化，50％占空比的时钟信号是系统获得最佳性能与稳定性的保障。

时钟电路的性能直接影响ADC的性能。若时钟接收电路的抖动较大，在输入信号低频时，对ADC信噪比(SNR)的影响可以忽略；但随着输入信号的频率增加，SNR将急剧下降。

当输入时钟电路的占空比偏离50％时，将影响ADC的采样或保持时间宽度，使采样电路和运算放大器的建立时间不够，从而影响ADC的SNR和SFDR(无杂散动态范围)性能。然而，传统ADC的时钟信号是由外部晶振产生，其占空比和精度均无法稳定地满足ADC的要求。

传统的基于压控振荡器的时钟脉冲宽度调整电路在功耗和性能上存在较大缺陷，基于延迟锁相环DLL技术的电路结构无抖动累加，受噪声影响较小，且具有更小的锁定时间，受到了众多研究者的关注。

因此，设计实现一种具有低抖动特性，且能够实现快速锁定的CMOS时钟占空比调整电路具有很大的应用前景。

发明内容

针对现有技术的不足，本发明拟解决的技术问题是，提供一种低抖动、快速锁定的CMOS时钟占空比调整电路。该电路主要对外部输入时钟信号进行占空比调整，输出占空比为50％的低抖动时钟信号。

本发明解决所述技术问题的技术方案是，提供一种低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。

与现有技术相比，本发明有益效果在于：

(1)该电路可对频率范围为50～500MHz，占空比范围为20％～80％的输入时钟信号进行占空比调整，电路在180ns内完成快速锁定。图3给出了50MHz-500MHz时钟输入时的占空比调整仿真结果。仿真结果表明，占空比输出为49.96％～50.06％，输出精度为50％±2％。

(2)该电路受工艺、温度、电压变化影响小，图4给出了200MHz时钟输入、不同工艺条件及温度下的占空比调节仿真结果，最差可以实现49.95％的占空比时钟输出；

(3)该电路结构简单，且仅对时钟下降沿进行调制，调整过程中保持调整前后上升沿对齐，极大地降低了时钟抖动及占空比误差。这样的设计有效的保证了整体ADC的动态性能，同时也降低了对外部时钟信号源抖动特性的要求。图5给出了在50MHz-500MHz时钟输入时，上升沿和下降沿rms(均方根)抖动仿真结果。仿真结果表明，上升沿的时钟抖动均小于36fs，下降沿的时钟抖动均小于2ps。