[发明专利]一种低抖动、快速锁定的CMOS时钟占空比调整电路

权利要求书

1.一种低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于该电路包括时钟接收电路、时钟沿组合器、积分器、延迟单元和启动电路；所述时钟接收电路与时钟沿组合器连接；所述时钟沿组合器分别与时钟接收电路、积分器、延迟单元和启动电路连接；所述积分器与时钟沿组合器和延迟单元连接；所述延迟单元与时钟沿组合器和积分器连接。

2.根据权利要求1所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于所述时钟沿组合器由电荷泵、时钟上升沿检测器、第一时钟下降沿检测器和第二时钟下降沿检测器构成；所述电荷泵由晶体管M1、M2、M3和M4构成。

3.根据权利要求2所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于具体的电路连接是：晶体管M1的栅极连接至第一时钟下降沿检测器，源极连接至电源电压VDD，漏极连接至晶体管M2的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M2的栅极连接至第二时钟下降沿检测器，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M3的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M3的栅极连接至启动电路，源极连接至电源电压VDD，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M4的漏极，并输出电压CLK_OUT；

晶体管M4的栅极连接至时钟上升沿检测器，源极接地，漏极连接至晶体管M1的漏极、晶体管M2的漏极和晶体管M3的漏极，并输出电压CLK_OUT；

电压CLK_OUT连接至积分器的电阻R，同时作为一个控制信号连接至延迟单元；

积分器输出电压V1，电压V1连接至延迟单元；

延迟单元输出电压V2，电压V2连接至第二时钟下降沿检测器。

4.根据权利要求1所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于所述延迟单元由晶体管M5~M17、反相器I1和反相器I2组成。

5.根据权利要求4所述的低抖动、快速锁定的CMOS时钟占空比调整电路，其特征在于延迟单元具体的电路连接是：晶体管M5的栅极连接至积分器输出电压V1，源极连接至电源电压VDD，漏极连接至晶体管M6的栅极、晶体管M6的漏极和晶体管M9的栅极；

晶体管M6的栅极与晶体管M6的漏极相连，并连接至晶体管M5的漏极和晶体管M9的栅极；晶体管M6的源极接地；

晶体管M7的栅极与晶体管M8的栅极相连，并连接至输出电压CLK_OUT；晶体管M7的源极连接至电源电压VDD；晶体管M7的漏极连接至晶体管M8的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M8的栅极与晶体管M7的栅极相连，并连接至输出电压CLK_OUT；晶体管M8的源极连接至晶体管M9的漏极；晶体管M7的漏极连接至晶体管M7的漏极、晶体管M10的栅极、M11的栅极、M14的栅极和M15的栅极；

晶体管M9的栅极连接至晶体管M6的栅极和漏极，源级接地，漏极连接至晶体管M8的源极；

晶体管M10的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M11的栅极、M14的栅极和M15的栅极；晶体管M10的源极与晶体管M10的漏极相连，并接地；

晶体管M11的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M14的栅极和M15的栅极；晶体管M11的源极与晶体管M11的漏极相连，并接地；

晶体管M12的栅极接地，源级接电源电压VDD，漏极连接至晶体管M13的漏极和晶体管M14的源级；

晶体管M13的栅极连接至晶体管M17的栅极和反相器I1的输出端，源极接电源电压VDD，漏极连接至晶体管M12的漏极和晶体管M14的源极；

晶体管M14的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M15的栅极，源极连接至晶体管M12的漏极和M13的漏极，漏极连接至晶体管M15的漏极和反相器I1的输入端；

晶体管M15的栅极连接至晶体管M7的漏极、M8的漏极、晶体管M10的栅极、M11的栅极和M14的栅极，源极连接至晶体管M16的漏极和M17的漏极，漏极连接至晶体管M14的漏极和反相器I1的输入端；

晶体管M16的栅极接电源电压VDD，源极连接至晶体管M17的源极并接地，漏极连接至晶体管M15的源极和晶体管M17的漏极；

晶体管M17的栅极连接至晶体管M13的栅极和反相器I1的输出端，源极连接至晶体管M16的源极并接地，漏极连接至晶体管M15的源极和晶体管M16的漏极；

反相器I1的输入端连接至晶体管M14的漏极和M15的漏极，输出端连接至晶体管M13的栅极、M17的栅极和反相器I2的输入端；

反相器I2的输入端连接至反相器I1的输出端、晶体管M13的栅极和M17的栅极，输出端输出反馈控制电压V2。