[发明专利]编码信息转换计算系统

说明书

编码信息转换计算系统属于转换计算系统技术领域，尤其涉及一种编码信息转换计算系统。本发明提供一种处理速度快、成本低的编码信息转换计算系统。本发明包括FPGA芯片、供电部分、编码器、电平转换电路，其结构要点FPGA芯片分别与供电部分、电平转换电路、接口电路相连，接口电路与编码器相连，电平转换电路与上位机相连；所述编码器的输出采用差分信号；编码器接口电路由收发芯片、滤波电容、限流电阻组成，接口电路将编码器输出的差分信号转换成可以输入FPGA芯片的电平。

技术领域

本发明属于转换计算系统技术领域，尤其涉及一种编码信息转换计算系统。

背景技术

编码器是将信号或数据进行编制、转换为可用以通讯、传输和存储的信号形式的设备。编码器把角位移或直线位移转换成电信号，前者称为码盘，后者称为码尺。现代的绝对式编码器一般采用串行通讯方式输出编码；由此，需要相应后续电子设备对编码器的输出信号进行处理；各国编码器厂商大多为其编码器配套了相应的接收模块，能自动完成串行编码到并行编码的转换以方便控制器读取；但此类模块通常价格比较昂贵。

发明内容

本发明就是针对上述问题，提供一种处理速度快、成本低的编码信息转换计算系统。

为实现上述目的，本发明采用如下技术方案，本发明包括FPGA芯片、供电部分、编码器、电平转换电路，其结构要点FPGA芯片分别与供电部分、电平转换电路、接口电路相连，接口电路与编码器相连，电平转换电路与上位机相连。

所述编码器的输出采用差分信号；编码器接口电路由收发芯片、滤波电容、限流电阻组成，接口电路将编码器输出的差分信号转换成可以输入FPGA芯片的电平。

所述供电部分分别向编码器和FPGA芯片提供稳恒电压。

所述FPGA芯片对编码器信号进行采集，对采集到的信号进行检查与校验；FPGA芯片包括FPGA 逻辑控制模块、接收／发送模块、时钟与清零信号生成模块、串并／并串转换模块、起始／警告位检查模块、CRC校验模块、锁存器模块。

所述 FPGA 逻辑控制模块根据时钟脉冲计数器，在一个传输周期内的不同时间节点处按时序要求分别使能各模块。

所述接收／发送模块对编码器接口进行识别，与上位机通过ISA总线并行通信。

时钟与清零信号生成模块对系统时钟进行分频，并生成清零信号；清零信号用于一个传输周期开始前对计数器、寄存器及各模块使能信号进行清零，时钟信号则分别为编码器和FPGA提供同步时钟。

串并／并串转换模块：串并转换模块将编码器串行数据转换成并行数据；并串转换模块将上位机发送的并行模式指令，转化成串行数据传输给编码器。

起始／警告位检查模块对接口编码器在发送起始位后，检查错误位是否异常；若报错则开始将绝对位置值进行串并转换；反之，则立即进入恢复时间，开始下一次位置值采集。

CRC校验模块对绝对位置值和附加信息进行编码校验；对位置值及附加信息进行CRC校验。

锁存器模块将各编码器的编码值及附加信息进行锁存。

作为一种优选方案，本发明所述FPGA芯片采用EP2C5Q208C8芯片。

作为另一种优选方案，本发明所述供电部分采用采用LMll17—3；3和LMI117—1芯片。

作为另一种优选方案，本发明所述收发芯片采用MAX3485芯片。

其次，本发明所述FPGA的配置数据采用FPGA主动配置和JTAG配置载入到目标器件中。

另外，本发明所述电平转换电路采用SN74CBTD3384芯片和SN74CBTD3306芯片。

本发明有益效果。