[发明专利]基于间距倍增形成的集成电路图案及形成方法

说明书

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种基于间距倍增形成的集成电路图案及形成所述集成电路图案方法。

背景技术

目前，许多因素，如对增加的便携性、计算能力、存储器容量及能量效率的需求等，正在不断地使集成电路更密集。正在不断地减小形成集成电路的构成特征(例如，电装置及互连线)的大小以促进此按比例缩放。

为了使得集成电路更加密集来增加便携性、计算能力和存储容量的特性，正在不断的使集成电路更加密集，通过减小构成存储器单元电装置的大小及存储单元的导电线的大小，可使存储器装置变小，另外，可通过在存储器装置中的给定区域上装配更多的存储器单元来增加存储容量。

然而，特征大小的不断减小对用于形成所述特征的技术提出越来越高的要求，由于例如光学及光或辐射波长等因素，光学光刻技术各自具有最小间距，低于此最小间距特定光学光刻技术便无法可靠地形成特征。因此，光学光刻技术的最小间距是对不断特征大小减小的障碍。另外，集成电路通常还含有具有可难以通过常规间距倍增工艺来形成的各种形状及大小的特征，集成电路大小的持续减小已提供对特征大小的减小的持续需求，通常，一些现有的工艺存在着其图案形成复杂、不易控制等问题。

因此，如何提供一种基于间距倍增形成的集成电路图案及形成所述集成电路图案方法，以解决现有技术中工艺达到物理极限以及制备工艺复杂等问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于间距倍增形成的集成电路图案及形成方法，用于解决现有技术中工艺物理极限受限以及形成工艺复杂等问题。

为实现上述目的及其他相关目的，本发明提供一种基于间距倍增形成集成电路图案的方法，包括如下步骤：

1)提供一半导体基底，并于所述半导体基底上形成一图案掩膜结构层，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙；

2)对所述掩膜单元显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元的侧部形成为掺杂部，且所述掩膜单元另具有被所述掺杂部包覆的未进行离子掺杂的本征部，所述掺杂部与所述本征部具有不同的刻蚀速率；

3)沉积一本征图案辅助层于所述半导体基底上，且所述本征图案辅助层至少填充所述掩膜单元之间的所述第一间隙；以及

4)采用特定刻蚀选择比对步骤3)得到的结构进行刻蚀，以形成在所述半导体基底上的第二间隙，所述第二间隙的形成方法包括选自于去除所述掺杂部且保留所述本征部和所述本征图案辅助层为掩膜图案组合，以及去除所述本征部和所述本征图案辅助层且保留所述掺杂部为掩膜图案修正上述两者的其中一个，从而形成所述集成电路图案，所述第二间隙位于所述集成电路图案中且小于所述第一间隙。

作为本发明的一种优选方案，在步骤2)中同时对所述掩膜单元的顶部进行离子掺杂。

作为本发明的一种优选方案，步骤2)中，通过离子注入的方式于所述掩膜单元的侧面进行离子掺杂，具体包括：

对所述图案掩膜结构层以第一角度进行第一次离子注入，以在各所述掩膜单元的第一侧面形成第一注入区；以及

对所述图案掩膜结构层以第二角度进行第二次离子注入，以在各所述掩膜单元的第二侧面形成与所述第一注入区相对的第二注入区。

作为本发明的一种优选方案，所述第一角度和所述第二角度均依据相邻所述掩膜单元之间的所述第一间隙所构成的凹槽的深宽比设定，以控制注入离子达到需要进行注入的区域，从而形成所述第一注入区以及所述第二注入区。

作为本发明的一种优选方案，使所述半导体基底处于第一方向倾斜进行所述第一次离子注入，旋转所述半导体基底至第二方向倾斜进行所述第二次离子注入，且所述第一方向与所述第二方向的角度差为180°，所述第一角度与所述第二角度相等。

作为本发明的一种优选方案，步骤2)中，通过离子注入的方式于所述掩膜单元的顶部进行离子掺杂，更具体包括：对所述图案掩膜结构层以第三角度进行第三次离子注入，以在各所述掩膜单元的顶部形成第三注入区，其中，所述第一注入区、所述第二注入区以及所述第三注入区构成所述掺杂部，所述掩膜单元中未经离子注入的区域构成所述本征部。

作为本发明的一种优选方案，步骤2)中，通过扩散的方式进行离子掺杂，具体包括：

2-1)于所述图案掩膜结构层表面形成一层光刻胶层，或基于前续工艺保留的光刻胶层，以垂直式离子注入的方式对所述半导体基底表面所对应的区域进行离子注入，以于各所述掩膜单元显露于所述间隙的侧部形成边缘掺杂区；