[发明专利]半导体器件

说明书

一种半导体器件包括：基板，具有第一有源区；第一栅电极和第二栅电极，设置在第一有源区上；第一杂质区域、第二杂质区域和第三杂质区域，设置在第一有源区中；第一有源接触、第二有源接触和第三有源接触，分别设置在第一杂质区域、第二杂质区域和第三杂质区域上并且分别连接到第一杂质区域、第二杂质区域和第三杂质区域；第一电源线，通过第一有源接触电连接到第一杂质区域；以及第一位线，通过第二有源接触和第三有源接触电连接到第二杂质区域和第三杂质区域。第一栅电极以及第一杂质区域和第二杂质区域形成第一存储器单元的第一晶体管。第二栅电极以及第二杂质区域和第三杂质区域形成第二存储器单元的第二晶体管。第二杂质区域是第一存储器单元的第一晶体管和第二存储器单元的第二晶体管的漏极。

技术领域

本发明构思的示范性实施方式涉及半导体器件，更具体地，涉及包括存储器单元的半导体器件。

背景技术

由于其小尺寸、多功能的能力、低制造成本等，半导体器件在电子产业中无处不在。半导体器件可以指的是用于存储逻辑数据的半导体存储器器件、用于处理逻辑数据的操作的半导体逻辑器件以及具有存储器元件和逻辑元件两者的混合半导体器件中的任何一种。半导体器件被日益用于高度集成的器件。这样是由于半导体器件具有高可靠性、高速度和/或多功能的用途。然而，随着设计余量减小，器件的半导体特性会变差。

发明内容

本发明构思的示范性实施方式提供一种半导体器件。该半导体器件包括：基板，包括第一有源区；第一栅电极和第二栅电极，设置在第一有源区上；第一杂质区域、第二杂质区域和第三杂质区域，设置在第一有源区中，第一杂质区域邻近于第一栅电极的一侧，第二杂质区域设置在第一栅电极和第二栅电极之间，第三杂质区域邻近于第二栅电极的一侧；第一有源接触、第二有源接触和第三有源接触，分别设置在第一杂质区域、第二杂质区域和第三杂质区域上并分别连接到第一杂质区域、第二杂质区域和第三杂质区域；第一电源线，通过第一有源接触电连接到第一杂质区域；以及第一位线，通过第二接触和第三接触分别电连接到第二杂质区域和第三杂质区域。第一栅电极、第一杂质区域和第二杂质区域形成第一存储器单元的第一晶体管。第二栅电极、第二杂质区域和第三杂质区域形成第二存储器单元的第二晶体管。第二杂质区域是第一存储器单元的第一晶体管和第二存储器单元的第二晶体管的漏极。

本发明构思的示范性实施方式提供一种半导体器件。该半导体器件包括：基板，具有有源图案；栅电极，设置在有源图案上，栅电极围绕有源图案的上表面和相反的侧壁；第一源/漏区域和第二源/漏区域，设置在有源图案的上部，栅电极设置在第一源/漏区域和第二源/漏区域之间；第一有源接触和第二有源接触，分别设置在第一源/漏区域和第二源/漏区域上并分别连接到第一源/漏区域和第二源/漏区域；设置在第一有源接触上的第一通路和设置在第二有源接触上的第二通路；以及第一电源线和第一位线，设置在第一有源接触和第二有源接触上。有源图案和栅电极形成存储器单元的晶体管。第一通路和第二通路中的至少一个连接到第一电源线或第一位线。第一源/漏区域和第二源/漏区域包括具有比基板的半导体元素的晶格常数大的晶格常数的半导体元素。

附图说明

图1是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图；

图2是示出根据本发明构思的示范性实施方式的半导体器件的存储器单元的电路图；

图3至图7是示出根据本发明构思的示范性实施方式的半导体器件的透视图；

图8是示出根据本发明构思的示范性实施方式的半导体器件的平面图；

图9A至图9C是根据本发明构思的示范性实施方式的分别沿着图8的线A-A'、B-B'和C-C'截取的截面图；

图10是示出根据本发明构思的示范性实施方式的半导体器件的平面图；

图11A至图11C是根据本发明构思的示范性实施方式的分别沿着图10的线A-A'、B-B'和C-C'截取的截面图；